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LE MEMORIE Davide DAmico. PERCHE E IMPORTANTE LA VELOCITA DELLE MEMORIE ? I tempi di accesso alle normali memorie RAM sono nettamente più alti dei tempi.

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1 LE MEMORIE Davide DAmico

2 PERCHE E IMPORTANTE LA VELOCITA DELLE MEMORIE ? I tempi di accesso alle normali memorie RAM sono nettamente più alti dei tempi di propagazione attraverso le unità CPU, e questo crea il cosiddetto COLLO DI BOTTIGLIA in termini di prestazioni.

3 ASSIOMA DEL PROGETTO HARDWARE : PICCOLO E VELOCE APPLICATO ALLE MEMORIE PER DUE RAGIONI DIFFERENTI: 1.RITARDO MAGGIORE NELLA PROPAGAZIONE DEI SEGNALI 2.MEMORIE PICCOLE PIU VELOCI DELLE GROSSE PRINCIPIO DI LOCALITA SPAZIALE E TEMPORALE LOCALITA TEMPORALE : QUANDO UNA CELLA DI MEMORIA VIENE UTILIZZATA, E PROBABILE CHE PRESTO VENGA UTILIZZATA DI NUOVO LOCALITA SPAZIALE : QUANDO UNA CELLA DI MEMORIA VIENE UTILIZZATA, LE CELLE VICINE HANNO UNALTA PROBABILITA DI ESSERE A LORO VOLTA UTILIZZATE DI LI A POCO GERARCHIA DI MEMORIE PRINCIPIO DI LOCALITA + ASSIOMA PICCOLO E VELOCEINTRODUZIONE

4 GERARCHIA DI MEMORIE Sfruttando il principio di località, la memoria di un calcolatore viene realizzata come una gerarchia di memorie OBIETTIVO DARE AL PROGRAMMATORE LILLUSIONE DI POTER USUFRUIRE DI UNA MEMORIA AL TEMPO STESSO VELOCE (idealmente, quanto la memoria al livello più alto) E GRANDE (quanto quella al livello più basso) Ci sono molti livelli di memoria ciascuna di diversa velocità e dimensione Le memorie veloci sono più costose e perciò di solito più piccole Le memorie lente sono più economiche ma anche molto più grandi Al livello più alto, quello più vicino alla CPU, troviamo memorie più piccole e veloci Al livello più basso quelle più lente e meno costose

5 GERARCHIA DI MEMORIE VI SONO 3 TECNOLOGIE PRINCIPALI PER LA COSTRUZIONE DELLE GERARCHIE DI MEMORIE : DRAM LA MEMORIA PRINCIPALE E REALIZZATA CON DRAM (memoria dinamica ad accesso casuale) SRAM LA MEMORIA CACHE E REALIZZATA USANDO SRAM (memoria statica ad accesso casuale) LULTIMA TECNOLOGIA, USATA PER IMPLEMENTARE IL LIVELLO PIU CAPIENTE E PIU LENTO DELLA GERARCHIA, E RAPPRESENTATO DAI DISCHI MAGNETICI. IL TEMPO DI ACCESSO ED IL COSTO PER BIT VARIANO NOTEVOLMENTE TRA QUESTE TECNOLOGIE, COME MOSTRATO NELLA TABELLA SEGUENTE, CHE RIPORTA VALORI TIPICI PER IL 1997 ESPRESSI IN DOLLARI TECNOLOGIA DI MEMORIZZAZIONETEMPO DI ACCESSO TIPICOCOSTO PER Mbyte NEL 1997 SRAM5 – 25 ns$100 - $250 DRAM60 – 120 ns$5 - $10 DISCHI MAGNETICI10 – 20 milioni ns$ $0.20 LA DIFFERENZA DI PREZZO DIPENDE DAL FATTO CHE LE MEMORIE DRAM UTILIZZANO MENO TRANSISTORI PER OGNI BIT DA MEMORIZZARE : CONSENTONO QUINDI DI RAGGIUNGERE CAPACITA MAGGIORI A PARITA DI AREA DI SILICIO

6 Gerarchia di Memoria : Esempio DIMENSIONE Più piccolo Più grande COSTO Più elevato Più basso VELOCITA Maggiore Minore

7 Gerarchia di Memoria : Comunicazione tra livelli Anche se una gerarchia di memoria è in genere composta da più livelli, i dati vengono scambiati solo tra 2 livelli adiacenti : LIVELLO SUPERIORE LIVELLO INFERIORE BLOCCHI La più piccola unità dinformazione che un livello sottostante può cedere o richiedere al livello superiore viene chiamata BLOCCO o LINEA. LIVELLO SUPERIORE LIVELLO INFERIORE

8 GLOSSARIO MISS RATE MISS RATE : E la frequenza dei fallimenti, ossia la frazione di accessi che non hanno trovato il dato nel livello superiore ( miss rate = 1.0 – hit rate ). HIT RATE HIT RATE : E la frequenza dei successi, ossia la frazione di accessi alla memoria che hanno trovato il dato desiderato nel livello superiore. Spesso questo parametro viene utilizzato come indice delle prestazioni della memoria gerarchica. MISS MISS : Se il dato manca ( in inglese MISS ), per trovare il blocco bisogna accedere al livello inferiore della gerarchia. HIT HIT : Se il dato richiesto dal processore si trova in uno dei blocchi presenti nel livello superiore si dice che la richiesta ha successo ( in inglese HIT ).

9 GLOSSARIO HIT TIME HIT TIME : E il tempo di successo, cioè il tempo di accesso al livello superiore della gerarchia di memoria. Comprende anche il tempo necessario a stabilire se il tentativo di accesso si risolve in un successo o in un fallimento. T M = hit time + ( miss rate * miss penalty ) Dato che ovviamente è : hit rate + miss rate = 1, si ottiene che T M T M : E il tempo medio di accesso alla memoria, ed è dato da: T M = ( hit rate * hit time ) + ( miss rate * miss time ) = = ( hit rate * hit time ) + [ miss rate * ( hit time + miss penalty )] = = [ hit time * (hit rate + miss rate)] + (miss rate * miss penalty) MISS TIME MISS TIME : E il tempo di fallimento, ed è dato da: miss time = hit time + miss penalty MISS PENALTY MISS PENALTY : E la penalità di fallimento, cioè il tempo necessario per sostituire un blocco nel livello superiore con un altro blocco preso dal livello inferiore e per passare alla CPU le informazioni contenute in questo nuovo blocco.

10 E un buffer piccolo e veloce posto tra CPU e memoria centrale Rende più scorrevole il collo di bottiglia tra processore ( più veloce ) e memoria ( più lenta ) Affinché la cache sia sufficientemente veloce, la sua dimensione dovrà essere molto ridotta rispetto alla memoria centrale Infatti per una memoria VELOCITA (tempo di accesso) e DIMENSIONI sono parametri in conflitto

11 ESEMPIO DI UTILIZZO DELLA MEMORIA CACHE Si faccia lipotesi che una cache sia 5 volte più veloce della memoria principale e che possa venir usata per il 90% del tempo.Qualè il guadagno in velocità dovuto alluso della cache? RISPOSTA Applichiamo la LEGGE DI AMDAHLLEGGE DI AMDAHL USANDO LA CACHE SI OTTIENE QUINDI UNO SPEEDUP 3,6 VOLTE SUPERIORE

12 CACHE SET ASSOCIATIVE A N VIE CACHE COMPLETAMENTE ASSOCIATIVA CACHE A INDIRIZZAMENTO DIRETTO IN FASE DI ESECUZIONE, LA CPU PUO A PRIORI TENTARE DI ACCEDERE A UNA QUALUNQUE PAROLA NELLO SPAZIO TOTALE DI INDIRIZZAMENTO, SPAZIO CHE PUO ESSERE VISTO COME CORRISPONDENTE ALLINTERA MEMORIA RAM OCCORRE QUINDI DEFINIRE UNA CORRISPONDENZA TRA INDIRIZZO IN MEMORIA DELLA PAROLA E LOCAZIONE NELLA CACHE A TALE SCOPO SONO STATE DEFINITE ESSENZIALMENTE 3 SOLUZIONI :

13 PROBLEMA DEL PIAZZAMENTO DI UN BLOCCO PROBLEMA DELLA RICERCA DI UN BLOCCO PROBLEMA DELLA SOSTITUZIONE DI UN BLOCCO PROBLEMA DELLA STRATEGIA DI SCRITTURA 1.DOVE DI PUO METTERE UN BLOCCO CHE VIENE PORTATO DAL LIVELLO INFERIORE AL LIVELLO SUPERIORE ? 2.DOVE SI TROVA IL BLOCCO CHE CONTIENE IL DATO RICHIESTO ? 3.QUALE BLOCCO PRESENTE AL LIVELLO SUPERIORE DEVE ESSERE SOSTITUITO DA UNO DEL LIVELLO INFERIORE ? 4.CHE COSA SUCCEDE IN CASO DI SCRITTURA ?

14 ( Ind. blocco ) cache = ( Ind. Blocco ) mem modulo ( #blocchi nella cache ) log 2 # blocchi nella CACHE )( bit meno significativi dell ( Ind. Blocco ) mem OGNI LOCAZIONE DI MEMORIA CORRISPONDE ESATTAMENTE A UNA LOCAZIONE DELLA CACHE LA CORRISPONDENZA TRA INDIRIZZO DI MEMORIA E LOCAZIONE NELLA CACHE E DATA DA: ESSENDO IL NUMERO DI ELEMENTI NELLA CACHE UNA POTENZA DI 2, INVECE DI CALCOLARE IL MODULO PER INDIRIZZARE LA CACHE, BASTA CONSIDERARE IL

15 ESEMPIO DI FUNZIONAMENTO PER UNA CACHE A INDIRIZZAMENTO DIRETTO MEMORIA CENTRALE MEMORIA CENTRALE di 32 locazioni Gli ( Ind. Blocco ) mem vengono codificati con 5 bit XXXXX MEMORIA CACHE MEMORIA CACHE di 8 locazioni Gli ( Ind. blocco ) cache vengono codificati con i log 2 (8)=3 bit meno significativi dell ( Ind. Blocco ) mem che quindi vengono utilizzati come indice della cache KKK L ( Ind. Blocco ) mem rimane così suddiviso in campi : XXXXX XXKKK

16 ESEMPIO TUTTI GLI INDIRIZZI CHE TERMINANO CON LA CONFIGURAZIONE 001, CIOE 00001, 01001, 10001, 11001, CORRISPONDONO ALLELEMENTO 001 DELLA CACHE; ALLO STESSO MODO SI FA PER GLI INDIRIZZI CHE TERMINANO CON 101

17 ( Insieme ) cache = ( Ind. Blocco ) mem modulo ( #insiemi nella cache ) log 2 # insiemi nella CACHE )( bit meno significativi dell ( Ind. Blocco ) mem E COSTITUITA DA NUMEROSI INSIEMI (SET) OGNUNO DEI QUALI COMPRENDE N BLOCCHI OGNI BLOCCO DELLA MEMORIA CORRISPONDE AD UN UNICO INSIEME DELLA CACHE E QUINDI PUO ESSERE TRASFERITO IN UNO QUALSIASI DEGLI N ELEMENTI DELLINSIEME. LINSIEME CHE CONTIENE IL BLOCCO VIENE INDIVIDUATO DA: ESSENDO IL NUMERO DI ELEMENTI NELLA CACHE UNA POTENZA DI 2, INVECE DI CALCOLARE IL MODULO PER INDIRIZZARE LA CACHE, BASTA CONSIDERARE IL

18 ESEMPIO DI FUNZIONAMENTO PER UNA CACHE SET ASSOCIATIVA A 2 VIE MEMORIA CENTRALE MEMORIA CENTRALE di 32 locazioni Gli ( Ind. Blocco ) mem vengono codificati con 5 bit XXXXX MEMORIA CACHE MEMORIA CACHE di 8 locazioni Gli ( Insiemi ) cache vengono codificati con i log 2 (4)=2 bit meno significativi dell ( Ind. Blocco ) mem che quindi vengono utilizzati come indice della cache KK XXXXX XXXKK L ( Ind. Blocco ) mem rimane così suddiviso in campi :

19 ESEMPIO TUTTI GLI INDIRIZZI CHE TERMINANO CON 00, CIOE 00000, 00100, 01000, 11000, CORRISPONDONO ALLINSIEME 00 DELLA CACHE, E COSI VIA PER GLI ALTRI INDIRIZZI. INSIEME 00 DELLA CACHE

20 MEMORIA CACHE UN BLOCCO DI MEMORIA PUO ESSERE MESSO IN UNA QUALSIASI POSIZIONE DELLA MEMORIA CACHE UNA CACHE DI M ELEMENTI COMPLETAMENTE ASSOCIATIVA E UNA CACHE SET ASSOCIATIVA A M VIE : CE UN SOLO INSIEME DI M BLOCCHI E UN ELEMENTO PUO TROVARSI IN UNO QUALSIASI DEI BLOCCHI DELLINSIEME

21 SUPPONIAMO DI VOLER OPERARE UN PIAZZAMENTO DEL BLOCCO DI INDIRIZZO 12, RISPETTIVAMENTE, IN CACHE DA 8 BLOCCHI A INDIRIZZAMENTO DIRETTO, SET ASSOCIATIVA A 2 VIE E COMPLETAMENTE ASSOCIATIVA Num. Dati 12Indirizzo Num. Dati INDIRIZZAMENTO DIRETTO SET – ASSOCIATIVA A 2 VIE COMPLETAMENTE ASSOCIATIVA (Ind. blocco) cache = ( 12 modulo 8 ) = 4 FORMULA ( Insieme) cache = ( 12 modulo 4 ) = 0 FORMULA 12Indirizzo12Indirizzo

22 A questo scopo si può introdurre per ogni elemento della cache un bit di validità. La corrispondenza tra CELLE di MEMORIA e LOCAZIONI nella CACHE non è biunivoca Infatti più celle di memoria concorrono per occupare la stessa locazione in memoria cache, perché hanno lo stesso campo indice E necessario disporre di un metodo per capire quando un blocco della cache non contiene informazioni valide. Ad esempio quando il processore parte, la cache è vuota e le informazioni nelle etichette non hanno alcun significato. Per distinguere queste celle, bisogna registrare nella CACHE anche i restanti bit ( i più significativi ) dell(Ind. Blocco) mem. Tali bit costituiscono il campo etichetta, indicato con t ( TAG )

23 L ( Ind. Blocco ) mem rimane così suddiviso in campi : MEMORIA CENTRALE MEMORIA CENTRALE di 32 locazioni Gli ( Ind. Blocco ) mem vengono codificati con 5 bit XXXXX MEMORIA CACHE MEMORIA CACHE di 8 locazioni Gli ( Ind. blocco ) cache vengono codificati con i log 2 (8)=3 bit meno significativi dell ( Ind. Blocco ) mem KKK ESEMPIO DI FUNZIONAMENTO PER UNA CACHE A INDIRIZZAMENTO DIRETTO XXXXX TTKKK

24 MEMORIA CENTRALE N N N N N N N N xx MEMORIA CACHE Indice V TAG DATI RICHIESTA dalla CPU MISS ESEMPIO di FUNZIONAMENTO 1° CASO di MISS : STATO INIZIALE DELLA CACHE DOPO LACCENSIONE DEL PC DOPO LACCENSIONE DEL PC

25 MEMORIA CENTRALE N N N N N N N xx N MEMORIA CACHE Indice V TAG DATI RICHIESTA dalla CPU ESEMPIO di FUNZIONAMENTO 1° CASO di MISS : DOPO LA GESTIONE DEL FALLIMENTO DI ACCESSO ALLINDIRIZZO RICHIESTO DI ACCESSO ALLINDIRIZZO RICHIESTO S 10 MEMORIA (10110)

26 MEMORIA CENTRALE S S S S S S S S MEMORIA (00000) MEMORIA (01001) MEMORIA (10010) MEMORIA (11011) MEMORIA (11100) MEMORIA (01101) MEMORIA (10110) MEMORIA (10111) MEMORIA CACHE Indice V TAG DATI RICHIESTA dalla CPU MISS ESEMPIO di FUNZIONAMENTO 2° CASO di MISS : CACHE PIENA

27 MEMORIA CENTRALE S S S S S S S S MEMORIA (00000) MEMORIA (01001) MEMORIA (10010) MEMORIA (11011) MEMORIA (11100) MEMORIA (01101) MEMORIA (10110) MEMORIA (10111) MEMORIA CACHE Indice V TAG DATI RICHIESTA dalla CPU ESEMPIO di FUNZIONAMENTO 2° CASO di MISS : DOPO LA GESTIONE DEL FALLIMENTO DI ACCESSO ALLINDIRIZZO RICHIESTO DI ACCESSO ALLINDIRIZZO RICHIESTO S 10 MEMORIA (10101)

28 MEMORIA CENTRALE S S S S S S S S MEMORIA (00000) MEMORIA (01001) MEMORIA (10010) MEMORIA (11011) MEMORIA (11100) MEMORIA (01101) MEMORIA (10110) MEMORIA (10111) MEMORIA CACHE Indice V TAG DATI RICHIESTA dalla CPU ESEMPIO di FUNZIONAMENTO CASO di HIT S 11 MEMORIA (11011) HIT

29 Indirizzo in MEMORIA (con lindicazione della posizione del bit ) … … t k Indice V Tag Dati 012…012… … SS CACHE a INDIRIZ. DIRETTO da 4 Kbyte e blocco corrispondente a una sola parola di 32 bit = HIT DATO Etichetta Indice 20 Spiazzamento del byte 2

30 Miglioramento del grado di efficienza della Cache La Memoria Cache descritta prima non sfrutta il principio di località spaziale degli accessi in quanto ogni parola corrisponde ad un blocco Per trarre vantaggio dalla località spaziale è necessario che la dimensione del blocco della cache sia maggiore della dimensione della parola di memoria, in modo che il blocco contenga più di una sola parola. E necessario quindi un campo aggiuntivo dell indirizzo che rappresenti lo spiazzamento (offset ) della parola nel blocco Un indirizzo di memoria risulta ora diviso in 3 campi : ETICHETTAINDICESPIAZZAMENTO

31 Miglioramento del grado di efficienza della Cache Letichetta, da confrontare con il contenuto del campo etichetta della cache, viene utilizzata per controllare tutti i blocchi nellinsieme selezionato dallindice (cache set associativa), il blocco selezionato dall indice (cache a indirizzamento diretto) oppure tutti i blocchi (cache completamente associativa). Lindice serve a identificare linsieme (cache set associativa) oppure il blocco (cache a indirizzamento diretto). In una cache completamente associativa, il campo indice non serve poiché cè un solo insieme. Lo spiazzamento ( offset ) nel blocco indica lindirizzo della parola o del byte desiderati allinterno del blocco.

32 Indice V Tag Dati 012…012… … t k l Indirizzo in MEMORIA (con lindicazione della posizione del bit ) ……. ……… … Spiazzamento 16 bit 128 bit = HIT MUX DATO S CACHE a INDIRIZ. DIRETTO da 64 Kbyte e blocco corrispondente a 4 parole di 32 bit Etichetta Indice Spiazzamento del byte 4 K blocchi 32 2

33 Problema della ricerca di un blocco in una cache set – associativa a n vie Ogni blocco della cache comprende ancora unetichetta che permette di individuare lindirizzo del blocco. Il valore dellindice serve a selezionare linsieme che contiene lindirizzo desiderato; per ogni blocco dellinsieme che potrebbe contenere linformazione cercata viene controllata letichetta per verificare se corrisponde allindirizzo richiesto dalla CPU. Le etichette di tutti i blocchi compresi in questo insieme debbono essere controllate, e per ottimizzare le prestazioni, vengono esaminate in parallelo. In una cache completamente associativa cè un unico insieme e tutti i blocchi debbono essere esaminati in parallelo: di conseguenza, non cè indice e lintero indirizzo, a parte lo spiazzamento nel blocco, viene confrontato con letichetta di ogni blocco: occorrono tanti comparatori quanti sono i blocchi. In una cache set – associativa a n vie, sono necessari n comparatori, oltre a un multiplexer da n a 1 per scegliere tra gli n possibili blocchi dellinsieme selezionato. I comparatori individuano quale elemento dellinsieme corrisponde alletichetta e forniscono quindi gli ingressi di selezione del multiplexer, in modo da avviare alluscita uno solo degli n blocchi dellinsieme selezionato.

34 Problema della ricerca di un blocco in una cache set – associativa a n vie Oltre al costo, correlato ai comparatori aggiunti, occorre tenere conto dei ritardi imposti dalla necessità di confrontare e selezionare lelemento desiderato tra quelli dellinsieme. Daltra parte, è chiaro che la soluzione completamente associativa permette uno sfruttamento migliore dello spazio disponibile in cache, dato che, ad esempio, in fase di scrittura, è possibile trasferire un blocco dalla RAM a un qualsiasi blocco della cache. In ogni gerarchia di memoria, la scelta tra lo schema a indirizzamento diretto, quello set – associativo e quello completamente associativo dipende dal confronto tra il costo di un fallimento e quello di realizzazione dellassociatività, sia dal punto di vista del tempo sia da quello della circuiteria aggiuntiva.

35 ==== S t k … MUX CACHE SET ASSOCIATIVA a 4 vie da 4Kbyte e blocco corrispondente a 4 parole da 32 bit 012…012… … Indice V Tag Dati Spiazzamento del byte V Tag Dati DATO HIT 22 8 Etichetta Indice SSS 32

36 Le principali strategie utilizzate per la scelta del blocco da sostituire sono 3 : 1.Sostituzione casuale 2.Sostituzione del blocco usato meno di recente (LRU) 3.Sostituzione del tipo First In First Out La sostituzione casuale ha il vantaggio di essere semplice da realizzare ma si rischia di sostituire un blocco che è stato scritto da poco e cui si tenterà ben presto di accedere nuovamente. La politica LRU diventa sempre più costosa al crescere dei numeri di blocchi di cui bisogna tenere traccia. Quando si verifica un fallimento nellaccesso alla cache, nel caso di cache a indirizzamento diretto cè un solo candidato alla sostituzione, quindi il problema si risolve immediatamente. Nella cache set associativa e in quella completamente associativa abbiamo bisogno di una politica di sostituzione, perché ogni blocco compreso nellinsieme è un possibile candidato

37 Le possibili strategie per la gestione delle scritture sono: WRITE - THROUGHWRITE - BACK Il problema nasce dalla necessità che quando si deve scrivere il risultato di una operazione, si vuole certamente che: 1. listruzione di scrittura sia eseguita velocemente ( e quindi accedendo alla cache ) 2.linformazione contenuta, in qualsiasi istante, nella cache sia consistente con quella contenuta nella RAM

38 1 a STRATEGIA DI SCRITTURA : WRITE - THROUGH In questa strategia, quando si esegue unistruzione di scrittura linformazione viene scritta simultaneamente nel blocco della cache e nel blocco della memoria principale. La coerenza è quindi sempre rispettata, a prezzo però di un maggior tempo richiesto da ogni operazione di scrittura I vantaggi di questa strategia sono che: I fallimenti in lettura sono meno costosi, infatti non richiedono mai la scrittura nel livello inferiore E più facile realizzare uno schema write - through che uno write – back, anche se, per essere efficace in un sistema veloce, una cache write – through deve essere dotata anche di un buffer di scrittura ( write buffer ) in modo da non dover attendere il livello inferiore di memoria. PROCESSORE CACHE LIVELLO INFERIORE DI MEMORIA WRITE BUFFER

39 Il buffer di scrittura, realizzato mediante una semplice memoria FIFO di 4 posizioni, è posto tra la cache e il livello inferiore di memoria : Il controllore del sottosistema di memoria scrive il contenuto del buffer di scrittura in memoria Il processore scrive il dato nella cache e nel buffer di scrittura, e da questo linformazione viene trasferita (alla velocità propria della RAM) nel livello inferiore di memoria. La velocità della RAM condiziona quindi i trasferimenti dal buffer ma non quelli dalla CPU. Si possono accodare fino a 4 scritture: stalli in scrittura ( write stall ) possono avvenire anche in presenza di buffer di scrittura, quando il buffer raggiunge la saturazione. Anche una operazione di scrittura può generare un fallimento (write miss), si tenta cioè di scrivere in una parola che non è presente in cache. Le possibili soluzioni nel caso di fallimenti in scrittura sono: ALLOCA e SCRIVI (write allocate o fetch on write): il blocco viene caricato nella cache e successivamente si effettua la scrittura secondo una delle due modalità write through o write back. SCRIVI SENZA ALLOCARE (no write allocate o write around): il blocco viene modificato direttamente nel livello inferiore di memoria e non viene caricato nella cache 1 a STRATEGIA DI SCRITTURA : WRITE - THROUGH

40 2 a STRATEGIA DI SCRITTURA : WRITE - BACK Al termine dellistruzione di scrittura nella cache, quindi, la memoria RAM conterrà un valore diverso da quello presente nella cache; in questo caso si dice che la memoria e la cache sono inconsistenti ( cioè non sono coerenti ). In questa soluzione invece, al momento dellesecuzione dellistruzione linformazione viene scritta solo nel blocco della cache. Il blocco modificato viene scritto nel livello inferiore della gerarchia solo quando se ne decide la sostituzione.

41 2 a STRATEGIA DI SCRITTURA : WRITE - BACK I vantaggi di questa strategia sono che: le singole parole possono essere scritte dalla CPU alla frequenza a cui la cache, e non la memoria centrale, è in grado di accettarle. scritture multiple allinterno dello stesso blocco di cache richiedono poi una sola scrittura al livello inferiore della gerarchia. quando i blocchi vengono scritti, il sistema può trarre vantaggio dallutilizzo di uninterfaccia ( bus ) più larga con il livello inferiore, visto che si trasferisce un blocco intero. Un interfaccia più larga consente anche di migliorare la gestione dei fallimenti in lettura.

42 PROGETTO del SISTEMA di MEMORIA per SUPPORTARE la CACHE Gli accessi alla cache che falliscono devono essere soddisfatti dalla memoria principale. Il prezzo da pagare per un fallimento è il MISS PENALTY, cioè un tempo di accesso pari a quello della tecnologia più lenta. E possibile ridurre la PENALITA di FALLIMENTO aumentando la banda passante tra memoria e cache. BANDA PASSANTE BANDA PASSANTE = Numero di byte trasferiti (tra cache e memoria) per ogni ciclo di clock. Aumentare la banda passante significa aumentare la velocità dei trasferimenti tra cache e memoria

43 1° PROGETTO del SISTEMA di MEMORIA CACHE MEMORIAMEMORIA CPU MEMORIA LARGA una PAROLA BUS GLI ACCESSI AVVENGONO SEQUENZIALMENTE

44 2° PROGETTO del SISTEMA di MEMORIA MEMORIA, BUS E CACHE ALLARGATI CACHE MEMORIA BUS MUX CPU AUMENTO DELLA LARGHEZZA DI BANDA LACCESSO IN PARALLELO A TUTTE LE PAROLE DI UN BLOCCO

45 Fallimento di accesso alla memoria cache Si possono distinguere tre cause di fallimento di accesso alle memorie cache: 1. Obbligatorietà (Compulsory) : durante il primo accesso un blocco non è presente nella cache e deve esservi trasferito. Si tratta dei cosiddetti fallimenti di partenza a freddo o fallimenti di primo accesso, chiaramente indipendenti dalla dimensione della cache. 2. Capacità (Capacity) : se la cache non può contenere tutti i blocchi necessari allesecuzione di un programma, alcuni blocchi devono essere scartati e ricaricati successivamente. Fallimenti di questo tipo diminuiscono al crescere della dimensione della cache. 3. Conflitto (Conflict) : se la cache è di tipo set – associativo o a corrispondenza diretta ci sono fallimenti causati dai blocchi che bisogna scartare e recuperare più tardi in conseguenza del fatto che più blocchi devono essere caricati nello stesso insieme : nascono così fallimenti per collisione, che diminuiscono con laumentare dellassociatività.

46 Riduzione della penalità di miss mediante cache a più livelli Tutti gli elaboratori moderni fanno uso di cache; in molti casi, le cache sono addirittura implementate sullo stesso die del microprocessore usato come CPU. Per colmare ulteriormente il divario tra le alte frequenze di clock dei processori odierni ed il tempo relativamente lungo necessario ad accedere alle DRAM, i microprocessori ad alte prestazioni supportano un livello aggiuntivo di cache. Tale cache di secondo livello, che si trova spesso al di fuori del chip in un insieme separato di SRAM, è consultata ogniqualvolta avviene un miss nella cache principale. Se la cache di secondo livello contiene il dato richiesto, la penalità di miss sarà solamente relativa al tempo di accesso a tale cache, decisamente inferiore al tempo di accesso alla memoria principale. Se il dato non è presente né nella cache principale né in quella secondaria, si renderà necessario un accesso alla memoria principale, determinando una penalità di miss maggiore.

47 Frequenza dei fallimenti e dimensione dei blocchi La frequenza dei fallimenti in una memoria cache dipende fortemente dalla dimensione dei blocchi. In generale la frequenza dei fallimenti diminuisce con laumentare della dimensione del blocco, perché un incremento della dimensione del blocco consente una località spaziale superiore. Però se il blocco è troppo grande rispetto alla dimensione della cache, la frequenza dei fallimenti aumenta con laumentare della dimensione del blocco, perché i blocchi diventano pochi, perciò aumenta la competizione per occuparli. Inoltre aumentare la dimensione del blocco, significa incrementare i tempi di trasferimento del blocco stesso. Perciò aumenta anche il MISS PENALTY. Ciò può compromettere lefficienza delle prestazioni della cache.

48 Frequenza fallimenti ESEMPI di CACHE DIRECT MAPPING 1 kb 8 kb 16 kb 64 kb 256 kb

49 PRESTAZIONI della CACHE e DIMENSIONE dei BLOCCHI AUMENTO della DIMENSIONE dei BLOCCHI MIGLIOR SFRUTTAMENTO PRINCIPIO LOCALITA MIGLIORI PRESTAZIONI

50 PRESTAZIONI della CACHE e DIMENSIONE dei BLOCCHI AUMENTO ECCESSIVO della DIMENSIONE dei BLOCCHI MAGGIORE FREQUENZA FALLIMENTI PRESTAZIONI PEGGIORI AUMENTO ESAGERATO del MISS TIME

51 MEMORIE DI LETTURA / SCRITTURA AD ACCESSO CASUALE : RAM Alcune RAM MOS sono di tipo statico mentre altre sono di tipo dinamico. In una memoria dinamica i dati sono caricati allinterno di particolari condensatori che, per mantenere i dati, richiedono una fase periodica di ricarica (rinfresco, o refresh). In una RAM ( read / write random access memory ) i dati possono essere scritti e letti in un qualunque indirizzo selezionato secondo una sequenza qualsiasi Quando i dati vengono scritti in un dato indirizzo della RAM, i dati precedentemente memorizzati in quellindirizzo vengono distrutti e sostituiti con i nuovi Quando, invece, i dati vengono letti da un dato indirizzo della RAM, i dati presenti in quellindirizzo non vengono distrutti. Le RAM vengono costruite o con tecnologia bipolare (BJT) oppure con tecnologia MOS. Le RAM bipolari sono tutte RAM statiche: ciò significa che gli elementi di memoria utilizzati nel dispositivo sono i latch, e pertanto i dati possono essere mantenuti per un periodo di tempo indefinito purché lalimentazione rimanga applicata al dispositivo.

52 RAM MOS RAM statiche BIPOLARE RAM dinamiche RAM statiche CLASSIFICAZIONE MEMORIE RAM

53 SRSR & & Q Ingresso dati R/W SCHEMA LOGICO DELLA CELLA DI UNA SRAM Uscita dati COLONNA RIGA

54 Matrice di celle di memoria 32X32 Decoder di riga A0A0 A1A1 A3A3 A2A2 A4A4 A5A5 A6A6 A7A7 CS R / W LETTURA IN UNA SRAM 256 x 4 Decoder di uscita delle colonne Selettore del dato di ingresso Buffer di ingresso Buffer di uscita

55 ADDRESS VALID DIAGRAMMA TEMPORALE DI UN CICLO DI LETTURA ADDRESS CHIP SELECT READ / WRITE DATA OUT HI - Z t ACS t CHZ t OH t RC HI - Z t RC = tempo di durata del ciclo di letturat ACS = tempo di accesso dallingresso di selezione t OH = tempo in cui il dato in uscita si mantiene nonostante il cambiamento di indirizzo t CHZ = tempo impiegato dal dispositivo a portare luscita in alta impedenza

56 Matrice di celle di memoria 32X32 Decoder di riga A0A0 A1A1 A3A3 A2A2 A4A4 A5A5 A6A6 A7A7 CS R / W SCRITTURA IN UNA SRAM 256 x 4 Decoder di uscita delle colonne Selettore del dato di ingresso Buffer di ingresso Buffer di uscita

57 DIAGRAMMA TEMPORALE DI UN CICLO DI SCRITTURA t DS t WC t DH ADDRESS CHIP SELECT READ / WRITE INPUT DATA ADDRESS VALID VALID t WC = tempo di durata del ciclo di scrittura t DS = tempo di predisposizione t DH = tempo per il quale il dato si mantiene oltre il fronte di scrittura

58 SCHEMA LOGICO DELLA CELLA DI UNA DRAM Le celle di una memoria dinamica immagazzinano un bit in un piccolo condensatore invece che in un latch. Il vantaggio fornito da tale soluzione costruttiva è che questo tipo di cella ha una struttura molto semplice, il che permette di costruire su un unico chip matrici di memoria molto grandi, con un costo per bit inferiore a quello delle memorie statiche. Lo svantaggio fondamentale consiste, invece, nel fatto che il condensatore di memoria non può mantenere la propria carica indefinitamente : ciò significa che il bit memorizzato viene perso, a meno che la carica del condensatore stesso non venga periodicamente reintegrata (rinfrescata). Tale processo di refresh richiede ulteriori circuiti di memoria e rende quindi più complesso il funzionamento della RAM dinamica. COLONNA (linea del bit) RIGA

59 Descrizione del funzionamento della cella di una memoria dinamica RIGA BASSO BUFFER DI RINFRESCO RINFRESCO BUFFER DI INGRESSO BUFFER DI USCITA D OUT R/W D IN COLONNA SCRITTURA DI UN 1 NELLA CELLA DI MEMORIA LINEA DEL BIT ON ALTO BASSO ALTO

60 Descrizione del funzionamento della cella di una memoria dinamica RIGA BASSO Buffer di rinfresco RINFRESCO Buffer di ingresso Buffer di uscita D OUT R/W D IN 0 COLONNA SCRITTURA DI UNO 0 NELLA CELLA DI MEMORIA LINEA DEL BIT ON ALTO BASSO

61 Descrizione del funzionamento della cella di una memoria dinamica RIGA BASSO Buffer di rinfresco RINFRESCO Buffer di ingresso Buffer di uscita D OUT R/W D IN 1 COLONNA LETTURA DI UN 1 DALLA CELLA DI MEMORIA LINEA DEL BIT + - ALTO ON ALTO

62 Descrizione del funzionamento della cella di una memoria dinamica RIGA Buffer di rinfresco RINFRESCO Buffer di ingresso Buffer di uscita D OUT R/W D IN 1 COLONNA RINFRESCO DELLA MEMORIZZAZIONE DI UN 1 LINEA DEL BIT + - ON ALTO


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