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C.E.A.D.11.1 CIRCUITI ELETTRONICI ANALOGICI E DIGITALI LEZIONE N° 11 (3 ore) Logica complementareLogica complementare Famiglia logica 74HCXXFamiglia logica.

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1 C.E.A.D.11.1 CIRCUITI ELETTRONICI ANALOGICI E DIGITALI LEZIONE N° 11 (3 ore) Logica complementareLogica complementare Famiglia logica 74HCXXFamiglia logica 74HCXX Porte Three StatePorte Three State Transistore di passoTransistore di passo Pass gatePass gate Flip-Flop hard nodeFlip-Flop hard node

2 C.E.A.D.11.2 Richiami Zone di funzionamento del MOSZone di funzionamento del MOS Circuiti equivalentiCircuiti equivalenti EsempiEsempi Inverter C-MOSInverter C-MOS

3 C.E.A.D.11.3 INVERTER Realizza la funzione logica NOT (negazione)Realizza la funzione logica NOT (negazione) SimboloTabella di veritàSimboloTabella di verità INOUT

4 C.E.A.D.11.4 REALIZZAZIONE CIRCUITALE Versione a contattiRealizzazione CMOSVersione a contattiRealizzazione CMOS INOUTINOUT V SS V DD Q n Q p I

5 C.E.A.D.11.5 Caratteristiche Non cè dissipazione di potenza in condizioni staticheNon cè dissipazione di potenza in condizioni statiche VuVu I VIVI VIVI a b c d e

6 C.E.A.D.11.6 Comportamento dinamico Non è presente il problema dimmagazzinamentoNon è presente il problema dimmagazzinamento Per n = p è t on = t offPer n = p è t on = t off I MOS danno luogo a correnti piccoleI MOS danno luogo a correnti piccole Le capacità parassite sono piccoleLe capacità parassite sono piccole Per pilotare carichi capacitivi si usano più stadi in cascata di dimensioni crescentiPer pilotare carichi capacitivi si usano più stadi in cascata di dimensioni crescenti

7 C.E.A.D.11.7 Porte logiche Logica complementareLogica complementare –MOS n realizzano la funzione –MOS p realizzano la funzione complementare Porta NANDPorta NAND –MOS n funzione AND –MOS p Funzione OR

8 C.E.A.D.11.8 Schema Porta NAND AND = serieAND = serie OR = paralleloOR = parallelo A B Y V DD V SS

9 C.E.A.D.11.9 Schema Porta NOR AND = serieAND = serie OR = paralleloOR = parallelo A B Y V DD V SS

10 C.E.A.D Complex Gate Y = (A + B) CY = (A + B) C A B Y V DD V SS C

11 C.E.A.D Famiglia logica 74HCxxx 74HC0274HC02 V DD V SS X U Y

12 C.E.A.D Famiglia logica 74HCxxx 74HC0074HC00 V DD V SS X U Y

13 C.E.A.D Three State 1 Tabella di veritàTabella di verità SINU 00Z 01Z Z

14 C.E.A.D Three State 2 Tabella di veritàTabella di verità ABU Z 01no A U B

15 C.E.A.D Three State 3 Tabella di veritàTabella di verità SINAB R.C. In A B S

16 C.E.A.D Three State 4 Sintesi R.C.Sintesi R.C. B A In S

17 C.E.A.D PASS GATE Esigenza di avere una porta con uscita che può assumere lo stato di alta impedenzaEsigenza di avere una porta con uscita che può assumere lo stato di alta impedenza InOut S

18 C.E.A.D Realizzazione MOS PASS TRANSISTOR PASS GATEPASS TRANSISTOR PASS GATE IN OUT INOUT

19 C.E.A.D Resistenza equivalente del PASS TRANSISTOR V = 5 V = 5 V DS

20 C.E.A.D Grafico della resistenza VU R

21 C.E.A.D Resistenza equivalente del PASS GATE V = 5 V = 5 V = 0 V = 0 V n p

22 C.E.A.D Grafico della resistenza VU R

23 C.E.A.D Comparazione Pass TransistorPass Gate Pass TransistorPass Gate più piccolopiù piccolo un solo controlloun solo controllo livelli logici pienilivelli logici pieni resistenza costanteresistenza costante t on = t offt on = t off

24 C.E.A.D Reti logiche Reti logiche combinatorieReti logiche combinatorie –Le uscite, in ogni istante, sono funzione del valore degli ingressi in quellistante Reti logiche sequenzialiReti logiche sequenziali –Le uscite, in un determinato istante, sono funzione del valore degli ingressi in quellistante e del valore che le uscite avevano nellistante precedente

25 C.E.A.D Logica sequenziale Concetto di MEMORIAConcetto di MEMORIA Sequenziali asincroneSequenziali asincrone –Le uscite cambiano istantaneamente in corrispondenza di una variazione degli ingressi Sequenziali sincroneSequenziali sincrone –Le uscite possono cambiare solo in corrispondenza dei fronti di salita (discesa) di un segnale di controllo detto CLOCK

26 C.E.A.D Logica statica 1 HARD-NODEHARD-NODE –I livelli logici vengono mantenuti e trasferiti in ogni istante attraverso connessioni elettriche e retroazione –La memorizzazione dei dati è affidata alla topologia circuitale

27 C.E.A.D Logica statica 2 SOFT-NODESOFT-NODE –Necessità di un CLOCK Con CLOCK stabileCon CLOCK stabile –La memorizzazione è garantita da collegamenti elettrici e retroazione In corrispondenza dei fronti del clockIn corrispondenza dei fronti del clock –La memorizzazione è affidata alle capacità parassite (tipicamente di Gate) dei MOS

28 C.E.A.D Logica dinamica La memorizzazione è affidata esclusivamente alle capacità parassiteLa memorizzazione è affidata esclusivamente alle capacità parassite Si può realizzare solo con transistori MOSSi può realizzare solo con transistori MOS Il clock non si può mai fermareIl clock non si può mai fermare Facile danneggiamento da radiazioniFacile danneggiamento da radiazioni

29 C.E.A.D Flip - Flop S - R Tabella di VeritàSchema logicoTabella di VeritàSchema logico S R Q Q Transistori necessari = 8

30 C.E.A.D FLIP - FLOP S - R cloccato Tabella di VeritàSchema logicoTabella di VeritàSchema logico Q Q S R Ck Transistori necessari = 16

31 C.E.A.D FLIP - FLOP S - R edge triggered Transitori necessari= 24Transitori necessari= 24 Q2Q2Q2Q2 Q2Q2Q2Q2 Ck S R Ck Q1Q1Q1Q1 Q1Q1Q1Q1

32 C.E.A.D Tabella di Verità Luscita cambia valore in corrispondenza del fronte di salita del CLOCKLuscita cambia valore in corrispondenza del fronte di salita del CLOCK

33 C.E.A.D Simboli S - RS - R cloccatoS - R edge triggered S - RS - R cloccatoS - R edge triggered S R Q Q S R Q Q CkCkCkCk CkCkCkCk Fronte in salita Fronte in discesa S R Q Q CkCkCkCk CkCkCkCk

34 C.E.A.D Flip - Flop D trasparente Tabella di VeritàSchema logicoTabella di VeritàSchema logico 14 transistori14 transistori S R Q Q CkCkCkCk D

35 C.E.A.D Flip - Flop D edge triggered Tabella di VeritàSchema logicoTabella di VeritàSchema logico 26 transistori26 transistori S R Q Q CkCkCkCk D

36 C.E.A.D Flip - Flop J - K Tabella di VeritàSchema logicoTabella di VeritàSchema logico S R Q Q CkCkCkCk J Q QK

37 C.E.A.D Flip - Flop T (TOGLE) Tabella di VeritàSchema logicoTabella di VeritàSchema logico S R Q Q CkCkCkCk T Q Q

38 C.E.A.D Flip - Flop T altre soluzioni Soluzione 1Soluzione 2Soluzione 1Soluzione 2 D Q CkCkCkCk D Q CkCkCkCk T T

39 C.E.A.D Condizioni sul Clock Deve essere garantita la non trasparenzaDeve essere garantita la non trasparenza e non devono essere contemporaneamente alti e non devono essere contemporaneamente alti La soluzione con inverter non va beneLa soluzione con inverter non va bene Ipotesi di ritardo lineareIpotesi di ritardo lineare

40 C.E.A.D Generatore di Clock con inverter Soluzione inaccettabileSoluzione inaccettabile OVERLAP t t

41 C.E.A.D Generatore di Clock a due fasi e non sono luno la negazione dellaltro e non sono luno la negazione dellaltro Si definiscono quindi due segnali 1 e 2Si definiscono quindi due segnali 1 e 2 A Ck 1 2

42 C.E.A.D Forme dOnda Ck A 1 2 t t t t T A Ck 1 2

43 C.E.A.D Considerazioni sul generatore di Clock Anche se i due segnali di Clock pilotano forti carichi capacitivi la condizione di non sovrapposizione viene rispettataAnche se i due segnali di Clock pilotano forti carichi capacitivi la condizione di non sovrapposizione viene rispettata I due NOR possono fungere da BufferI due NOR possono fungere da Buffer

44 C.E.A.D Conclusioni Logica complementareLogica complementare Famiglia logica 74HCXXFamiglia logica 74HCXX Porte Three StatePorte Three State Transistore di passoTransistore di passo Pass gatePass gate Flip-Flop hard nodeFlip-Flop hard node Generatore di ClockGeneratore di Clock


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