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UNITÀ DIDATTICA FLIP-FLOP o MULTIVIBRATORI BISTABILI I.T.I. M.PANETTI CLASSE III - SIRIO Francesco FERRARA.

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1 UNITÀ DIDATTICA FLIP-FLOP o MULTIVIBRATORI BISTABILI I.T.I. M.PANETTI CLASSE III - SIRIO Francesco FERRARA

2 Conoscenza: - Conoscere il funzionamento e le caratteristiche dei latch - Conoscere il funzionamento e le caratteristiche dei latch (SR, JK, D, T) (SR, JK, D, T) - Cogliere le differenze tra latch asincroni e latch sincroni - Cogliere le differenze tra latch asincroni e latch sincroniAnalisi/Progettazione: - Usare le porte logiche per realizzare i latch - Usare le porte logiche per realizzare i latch - Saper sintetizzare i latch con le mappe di Karnaugh - Saper sintetizzare i latch con le mappe di Karnaugh - Saper descrivere il comportamento dei latch attraverso - Saper descrivere il comportamento dei latch attraverso i diagrammi temporali i diagrammi temporali - Saper utilizzare la strumentazione adeguata per misure - Saper utilizzare la strumentazione adeguata per misure e prove di laboratorio e saper utilizzare i data sheet dei dispositivi e prove di laboratorio e saper utilizzare i data sheet dei dispositivi integrati integrati OBIETTIVI

3 Circuiti Sequenziali I circuiti sequenziali sono circuiti in cui lo stato di uscita del sistema dipende non soltanto dallo stato di ingresso presente ma anche dalla succesione degli eventi logici che si sono susseguiti in precedenza Ciò che caratterizza i circuiti sequenziali, rispetto a quelli combinatori è la presenza di elementi di memoria capaci di immagazzinare n variabili binarie (VARIABILI DI STATO), che insieme agli ingressi presenti, determinano le uscite e lo stato futuro della macchina

4 I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP FLOP Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà: è bistabile: a seconda dellingresso memorizza 0 o 1 che mantiene (stati stabili) in assenza di input; ha due output (etichettati Q e Q o Q) che sono sempre luno il complemento dellaltro

5 Sono possibili due configurazioni: latch a porte NOR e a porte NAND: LATCH SR

6 LATCH SINCRONI E ASINCRONI I latch possono essere sincroni e asincroni: Latch sincroni : i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano Latch sincroni : listante in cui luscita può cambiare è determinato da un segnale periodico detto clock Impulso : transizione del livello di tensione da un livello basso ad un livello alto e viceversa Tempo di ciclo: intervallo di tempo fra due impulsi consecutivi due

7 LATCH S-R Il latch SR rappresenta lelemento base della logica sequenziale e costituisce la cella elementare di memoria. S ed R sono detti ingressi di eccitazione Q rappresenta luscita allistante (t-Δt) Q + rappresenta luscita allistante t Q rappresenta luscita complementare di Q

8 SRQQ+Q+ R = 0 S = 0 Q Q = X X Q + = 0 Q = Q + = 1 Q = 0 0 R =1 S = Q + = X 0 Q = Q + = 0 0 Q = 0 0 S = 1 R = Q + = 1 1 Q = Q + = 1 1 Q = 0/1 R = 1 S = LATCH SR Se S=R=0 luscita Q resta invariata, cioè Q=Q + R=1 porta Q allo stato stabile 0 RESET S=1 porta Q allo stato stabile 1 SET Le due uscite devono essere sempre complementari, mentre se S=R=1 questo non avviene !!! Il latch non prevede la possibilità di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse luscita del latch risulterebbe imprevedibile (ad esempio potrebbe mettersi ad oscillare)

9 LATCH SR Abbiamo dimostrato che un latch memorizza un singolo bit.Il valore delle uscite dipende oltre che dai valori di ingresso, anche dalla sequenza di valori precedenti delle variabili di ingresso S = Set (forza Q=1) R = Reset (forza Q=0) Luscita nel generico istante di tempo t è una Q(t) che dipende da: S nellistante t R nellistante t Q(t-Δt) = uscita nellistante (t- Δ t) S R Q Q

10 SRQQ+Q X 111X TABELLA DI ECCITAZIONE LATCH S-R LATCH S-R R S Q Q Q+Q+Q+Q+ QQ+Q+ SR 000X X0 LATCH SR Q+Q+Q+Q+

11 SRQQ+Q X 111X X1 11X1 Q SR Q + = S· R+ R. Q Q + = S· R + R. Q LATCH SR S R Q Q

12 Bisogna tener conto dei ritardi temporali introdotti dalle porte logiche e dai fili che collegano le porte Luscita non risponde istantaneamente agli ingressi applicati 1 2 LATCH SRR S Q Q

13 DIAGRAMMI TEMPORALI LATCH SR La rete si trova nello stato R=0 S=0 e Q=0 e al tempo t 1 S commuta ad 1 Il segnale S=1 (SET) ha fatto commutare luscita Q da 0 a 1 ovvero il latch è stato settato a 1 S R Q Q = 1 t1t1

14 DIAGRAMMI TEMPORALI LATCH SR Il segnale R=1 (RESET) ha fatto commutare luscita Q da 1 a 0 ovvero il latch è stato settato a 1 S R Q Q = 0 La rete si trova nello stato S=0 R=0 e Q=1 e al tempo t 1 R cambia in R=1 t1t1

15 DIAGRAMMI TEMPORALI LATCH SR S R Q t1t1 t2t2 t3t3

16 LATCH JK Il latch JK rappresenta una soluzione al problema della configurazione proibita del latch SR. Per evitare S=R=1 si portano le uscite Q e Q del latch SR in AND con gli input J e K del latch. Una delle due AND avrà necessariamente loutput a 0, conseguentemente S=J·Q ed R=K·Q non potranno mai risultare entrambi uguali ad 1

17 LATCH JK QQ+Q S R J K 1 0 CLK Q Q S R J K X X Se J = K= 0 Q = Q + Se K= 1 Q + = 0 Se J= 1 Q + = 1 Se J= K = 1 Q + = Q

18 JKQQ+Q CLK Q Q J K JKQ+Q Q 0 1 Q QQ+Q+ JK 000X 011X 10X1 11X0 TABELLA DI ECCITAZIONE LATCH J-K LATCH JK

19 CLK Q Q J K QQ+Q+ JK 000X 011X 10X1 11X Q J K Q + = J Q + K Q LATCH JK

20 LATCH D Cè un solo ingresso D (i segnali R ed S sono sempre luno il negato dellaltro) Cè un solo ingresso D (i segnali R ed S sono sempre luno il negato dellaltro) Evita il verificarsi della condizione proibita S=R=1 Evita il verificarsi della condizione proibita S=R=1 Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore di segnale di eccitazione (D) Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore di segnale di eccitazione (D) Quando il clock va ad 1 il latch registra nello stato Q il valore dellingresso D (da cui il nome delay, cioè ritardo) Quando il clock va ad 1 il latch registra nello stato Q il valore dellingresso D (da cui il nome delay, cioè ritardo) S R CLK D Q Q

21 LATCH D D Q D = Q + Il latch di tipo D memorizza il valore presente allingresso: S R CLK D Q Q Essendoci un unico ingresso sono possibili solo due casi: S = 0 e R = 1 S = 0 e R = 1 S = 1 e R = 0 S = 1 e R = 0 DQQ+Q+ Q 0 0 Q Q + = 0 0 Q Q 0 Q + = Q+Q+

22 DQ+Q D Q + = D LATCH D

23 S R CLK D Q Q É un latch che riproduce il dato allingresso D quando è abilitato, mentre mantiene il dato in memoria quando non è abilitato. D=1corrisponde alla configurazione di SET del latch SR, mentre D=0 corrisponde alla configurazione di RESET. LATCH D τ

24 Latch T Un latch simile al JK, ma con un solo ingresso ed in grado di cambiare lo stato logico d'uscita ogni volta che l'ingresso passa da 0 ad 1 si chiama latch "Toggle" o "T " ed è fondamentale nella realizzazione dei contatori d'impulsi elettronici. ' 'T'' sta per ''toggle'' cioè ''commutare'' Se T=1 luscita Q commuta Se T=0 luscita Q resta inalterata Nei circuiti sincroni luscita segue lingresso in dipendenza del periodo di clock T J K Q Q

25 LATCH T (TOGGLE) Q Q+ Q+ T TQQ+Q CLK Q Q J K T TABELLA DI PILOTAGGIO Q + = T + Q T = Q + Q + Q = T + Q + Lo stato logico di uscita cambia quando lingresso T commuta ad 1

26 LATCH T J K CLK T Q Q T Q RITARDO τ t1t1 t2t2 t3t3

27 PROVA DI LABORATORIO Componenti e strumentazione: Generatore di funzioni Oscilloscopio digitale a doppia traccia Basetta 2 Diodi Led Integrati 74LS02 (NOR) e 74LS00 (NAND) Resistori: 2 da 330 Ω e 2 da 1 K Ω Scopo della prova: Studiare il comportamento di un latch SR con porte NAND e porte NOR... R Q Q 1 kΩ S 330 Ω V CC


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