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Fenomeni transitori: alee Stima della durata del transitorio (metodo del caso peggiore) I1I0AI1I0A U I1I0AI1I0A U I1I0AI1I0A U.

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2 Fenomeni transitori: alee

3 Stima della durata del transitorio (metodo del caso peggiore) I1I0AI1I0A U I1I0AI1I0A U I1I0AI1I0A U

4 U ? Tipi di transitorio: il ritardo I1I1 cU 2 Tipo ritardo - Luscita mantiene il vecchio valore per tutto il transitorio 0101 c I1I1 0 0

5 Tipi di transitorio: lalea statica A a c b U 1 c 1 b a A U? Tipo alea statica - Luscita, che dovrebbe rimanere costante, assume temporaneamente laltro valore

6 Tipi di transitorio: lalea dinamica A,B Tipo alea dinamica - Luscita varia più volte prima di assestarsi sul nuovo valore. 1 c R 1 b A B R 1

7 Conseguenze del ritardo nelle reti logiche: le alee UnAlea statica è la variazione temporanea e indesiderata, causata dai ritardi, delluscita di una rete logica. x = 1 y z = 1 c b a U x y zU y a z 2 b c Lingresso si sposta tra due configurazioni che danno a regime uscita 1, ma i differenti ritardi con cui si presentano i segnali agli ingressi dellOR causano unalea di 1.

8 Le reti in cui gli ingressi di un OR possono variare in modo non sincronizzato presentano strutturalmente unalea di 1, mentre le reti in cui gli inrgessi di un AND possono variare in modo non sincronizzato presentano unalea di 0. Se i due ingressi sono indipendenti lunico modo di evitare lalea è specificare che gli ingressi possano variare uno solo alla volta. Se i due ingressi sono ottenuti da un unico segnale internamente alla rete, ad esempio con un NOT, si può progettare una rete ridondante per eliminare lalea: bisogna che ogni possibile transizione da una configurazione di ingresso ad unaltra adiacente sia coperta da ununico RR xy z xy z Il raggruppamento introdotto corrisponde ad un AND che rimane stabilmente ad 1 durante la transizione indicata, in modo che lOR duscita non possa trovarsi temporaneamente con tutti gli ingressi nulli.

9 x y z U x = 1 y z = 1 c b a U

10 Se si esegue la sintesi SP di una funzione, il criterio da adottare è dunque che uni adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 1. Mentre se si esegue la sintesi PS di una funzione zeri adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 0. Dallesempio precedente: xy z xy z Il raggruppamento introdotto corrisponde ad un OR che rimane stabilmente a 0 durante la transizione indicata, in modo che l AND duscita non possa trovarsi temporaneamente con tutti gli ingressi ad 1. U=(x+y)(z+y)U=(x+y)(z+y)(z+x)

11 1 - Flip Flop Set Reset 2 - Reti asincrone 3 - Latch CD 4 - Flip-flop D e JK flip-flop e reti asincrone

12 La memorizzazione di un bit due comandi.. Metti in memoria 1 ! Automa con due stati 1 0 Metti in memoria 0 ! richiede due stati interni,

13 … e un po di fatica !

14 1 Flip Flop SR

15 R Y = S + y. R S t y(t + t) = Y(t) y Flip Flop SR Il FF SR è una RSA con una variabile di stato e due ingressi S e R Se ci si assicura che SR=0, allora: se S = R = 0 allora Y=y (lo stato interno non cambia) se S = 1 allora Y=1 (memorizzo il valore 1 in y) se R = 1 allora Y=0 (memorizzo il valore 0 in y) Dunque il FFSR è un bit di memoria che può essere posto a zero con R e può essere posto a 1 con S Luscita Q riflette il valore del bit memorizzato Q

16 s* F G i u s memoria t

17 Valutazione della espressione del segnale in retroazione N.B. - Le mappe sono anche un utile strumento di analisi ! Y = S + y. R y S R N.B. - Se imponiamo che S e R non siano mai contemporaneamente attivi, allora la funzione Y è incompleta. Y = f (S,R, y) y S R

18 Descrizione con tabella di flusso S,R y Y Il comportamento è di tipo 1: luscita cambia solo se cambiano gli ingressi e per ogni nuovo ingresso si ha al più una variazione duscita. S,R y Y La macchina è asincrona: lo stato si aggiorna allarrivo di un nuovo ingresso (quando è necessario) e poi si stabilizza.

19 Descrizione del FF SR con grafo degli stati comando di set comando di reset S Q R bit in memoria SRQ00Q101010SRQ00Q set = 1, reset = 0 Il comando di set serve per memorizzare 1, il comando di reset serve per memorizzare il valore 0 Lo stato ricorda quale è stato lultimo comando ricevuto (1: set, 0:reset) set = 0, reset = 0 set = 0, reset = set = 0, reset = 0 set = 1, reset = 0 set = 0, reset = 1

20 Flip Flop SR a NOR (1) V u = V 3 (V 1 V 2 )V 1 (t + 2 p ) = V u (t) V1V1 V2V2 + E V1V1 V2V2 V3V3 VuVu V3V3 VuVu 2 p

21 V 2 =V 3 =1 vietato ! Pongo S = V 2 R = V 3 Q = V u Latch SR a NOR (2) S, R Q(t) Q(t+ t) S RQ V u = V 3 (V 1 V 2 ) V u = (V 3 + (V 1 + V 2 )) V u = V 3. (V 1 + V 2 ) V1V1 V 2 V VuVu

22 Cosa occorre per scrivere un 1 (o uno 0)? q=0 S: 0 1 R=0 Q p SQqSQq Dopo t dal fronte di salita di S, q passa da 0 a 1, condizione che si mantiene anche se S torna a 0 La durata minima di un comando di set/reset è spesso indicata con la denominazione di tempo di set-up del latch t = 2 p

23 Cosa occorre per mantenere un 1 (o uno 0)? Sullanello di retroazione si deve poter mantenere la situazione di regime: y = Y L L + - y Y H H Circuito combinatorio y t Y SRSR y Y y = Y Y = f(S,R,y)

24 Y=f(S,R,y): caratteristica in catena chiusa H L L y = Y y Y H Due tratti di saturazione (pendenza minore di 1) connessi da un tratto con alto guadagno (pendenza maggiore di 1): 3 intersezioni ! y Y - Per chiudere la retroazione occorre una amplificazione del segnale ed un comando energico. Se limpulso di set/reset ha durata inferiore al tempo di set-up il latch può andare in metastabilità. Valore attuale?? E futuro ??

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26 2 Reti asincrone

27 Reti sequenziali asincrone (comportamento) ingresso i uscita u = F(i,s) pmax Il FF SR è il più semplice circuito combinatorio con retroazione. Il ritardo intrinseco del circuito agisce da memoria temporanea dello stato presente durante il calcolo dello stato futuro. stato presente s Con k retroazioni si hanno 2 k riassunti di storia passata. stato futuro S = G(i,s) s(t+ t) = S(t)

28 Rete combinatoria 1 n m r Circuito combinatorio ingresso uscita stato presente Ipotesi di funzionamento in modo fondamentale - Lingresso può cambiare solo quando lo stato del circuito è stabile. Reti sequenziali asincrone (struttura) stato futuro

29 Vincoli sulla codifica degli ingressi Codifica dellalfabeto di ingresso - Simboli di ingresso consecutivi devono differire per il valore di un solo bit. Esempio di situazione pericolosa :

30 Il procedimento di analisi Esempio: Si vuole individuare se è utile o meno rendere disponibili allesterno entrambe le uscite dei NOR di un latch SR S RQ X ? Il procedimento di analisi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne il comportamento dallo schema logico: 1: individuazione delle variabili di stato, 2: analisi della parte combinatoria, 3: individuazione della tabella delle transizioni, 4: studio delle condizioni di stabilità.

31 Analisi del latch SR a NOR (1 & 2) 1) Si taglia idealmente la retroazione identificando un nuovo segnale di ingresso q ed un nuovo segnale di uscita X. SqSq RQ X 2) Si scrivono le espressioni NOR della rete combinatoria a tre ingressi e due uscite così ottenuta. X = S q Q = (S q) R

32 Analisi del latch SR a NOR (3) 3) Si trasformano le espressioni NOR in espressioni AND, OR, NOT e se ne riportano le valutazioni su una mappa. X = S q = (S + q) = S. q Q = (S q) R = ((S + q) + R) = (S + q). R q S R 0,1 0,01,0 0,0 1,0 Q, X

33 Analisi del latch SR a NOR (3) 4) Si eliminano le valutazioni fuori dal dominio delle due funzioni (la condizione di ingresso S = R = 1 è per ipotesi impossibile) e si evidenziano sulla mappa le quattro situazioni di stabilità q S R 0,1 0,01,0 0,0 1,0 Q, X Conclusioni: In ogni situazione di stabilità si ha X = Q. Chi deve impiegare il latch può così disporre della forma vera e complementata del bit in memoria.

34 Latch SR a NAND SRQ X Q Q Q = S (q R)X = R q Q = (S. (q. R))X = R + q Q = S + q.R S R Q X q S R 0,1 Q, X Q 1,1 0,1 1,00,11,11,0 q analisi

35 Il procedimento di sintesi Esempio di relazione ingresso/uscita (lampada da tavolo): z cambia di valore ad ogni fronte di salita di x Il procedimento di sintesi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne lo schema logico dal comportamento: 1: individuazione del grafo degli stati, 2: definizione della tabella di flusso, 3: codifica degli stati e definizione della tabella delle transizioni, 4: sintesi della parte combinatoria e retroazioni. x z

36 1 - grafo degli stati x, z 0,1 1,0 1,- 0,0 1,- 1,1 0,1 Stabilità - Ogni stato è stabile per lingresso che lo genera. Indifferenza sulluscita - La modifica di uscita può avvenire già durante la transizione oppure, indifferentemente, essere rinviata al raggiungimento della stabilità.

37 2 - tabella di flusso x stato 0 1,1,-,0,0,0,-,1,1 In ogni colonna si raggiunge sempre una condizione di stabilità. Transizioni multiple - Di norma si passa direttamente da una stabilità allaltra; è ammesso che ciò avvenga anche tramite una breve sequenza di condizioni di instabilità.

38 3 - codifica e tabella delle transizioni y20y20 y10y10 Codifica degli stati - A stati consecutivi (stato presente e futuro) si devono assegnare configurazioni adiacenti. x y 1,y ,101,-,0,0 11,0,-,1,1 Y 1, Y 2, z 1 1

39 4 - reti combinatorie Y 1 = x.y 2 + x.y 1 Y 2 = x.y 2 + x.y 1 z = y x y1y2y1y x y1y2y1y x y1y2y1y Coperture ridondanti - Per eliminare a priori il pericolo di alea statica (qui causato dal probabile sfasamento tra x e x) ogni coppia di 1 adiacenti deve essere racchiusa in almeno un RR. Ipotesi: si desiderano reti minime di tipo SP + y 2.y 1

40 4 - schema e retroazioni Y1Y1 x.y 1 y 2.y 1 x.y 2 z Y2Y2 x.y 1 y 2.y 1 Fan-out >1 x

41 Esercizio 6.1 Eseguire la sintesi di una rete sequenziale asincrona che fornisca 1 in uscita quando entrambi i suoi due ingressi valgono 1 e solo se le due precedenti configurazioni (andando a ritroso) sono state 01 e 00. I segnali di ingresso possono cambiare di valore uno solo alla volta. Suggerimento: Il grafo parziale di figura è in grado di individuare la sequenza : bisogna completarlo considerando tutti gli altri casi possibili. 11,- 00,0 01,0 11,1

42 3 Latch CD

43 Una memoria binaria più utile CDSR Latch CD - Memoria binaria in cui il valore 1 di un segnale C individua quando scrivere, il valore contemporaneo di un segnale D cosa scrivere. Trascodifica da CD a SR C D S = C.D C D R = C.D S Q R Q CDCD

44 segnale di campionamento attivo alto Campionamento e Memorizzazione Es: segnale con glitch segnale ricostruito dal latch dal Controller Segnale del Data Path con valori significativi solo in certi intervalli CQDQCQDQ il latch CD al Data Path dal Data Path

45 Il latch CD a NAND ed a NOR S R Q C D S R Q CD Quando C = 1 (campionamento) il valore presente su D si deve propagare allinterno della rete prima di diventare anche il valore del segnale Q. Il comando che ha generato un nuovo valore di Q deve mantenersi fino al raggiungimento della stabilità sullanello di retroazione.

46 I tempi di set-up, di hold e di risposta Larghezza dellimpulso di campionamento - Il campionamento di un livello di D deve durare un tempo non inferiore al tempo di set-up del latch SR. Comando di campionam. Bit in memoria tempo max di risposta Bit in ingresso hold set-up durata minima

47 Comando di campionam. Bit in memoria Bit in ingresso Luscita trasparente N.B. - Se la situazione C=1 dura più del set-up e se durante questo intervallo D modifica il suo valore, allora le stesse modifiche si possono riscontrare anche su Q. tempo di risposta set-up CD q Q

48 Una quarta soluzione CD q Q C D Multiplexer Ritardo N.B. - Il ritardo inerziale dei due NOT elimina leventuale glitch generato dallalea statica del MUX. Q = C.D + C.q

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51 Esercizio 6.2 Applicare il procedimento di analisi allo schema logico del circuito 75 per dimostrare, con la tabella delle transizioni, che il comportamento è quello del latch CD.

52 Esercizio 6.3 Dimostrare che lo schema sopra indicato ha lo stesso comportamento di quello precedentemente ricavato per la lampada da tavolo. Suggerimento: DQ y1DQ y2 CQCQz x Y 1 = x.y 2 + x.y 1 + y 2.y 1 = x.y 2 + (x + y 2 ).y 1 = S 1 + R 1.y 1 Y 2 = x.y 2 + x.y 1 + y 2.y 1 = x.y 1 + (x+ y 1 ).y 2 = S 2 + R 2.y 2 z = y 2

53 4 Flip-flop D e JK

54 Si può realizzare la rete della lampada da tavolo con un solo latch CD? No! Q Se x = 1 dura più del tempo di risposta si verificano diverse commutazioni di Q. x Q Q quando x passa da 0 a 1, Q Q in ogni altro caso CQDQCQDQ x x Insicuro !! Se x = 1 dura meno del tempo di risposta e più del tempo di set- up Q cambia una volta sola. Q

55 Con due latch però ci si riesce: laggiornamento in due passi 1 : Q M Q S 2 : Q S Q M 2 1 CQDQMCQDQM DQCQSDQCQS 2 1 QSQS QMQM x

56 I due passi possono essere consecutivi? Si... x x T Master scrive Slave memorizza Master memorizza Slave copia Master scrive Slave memorizza x x … ma attenzione al ritardo del NOT! x CQDQMCQDQM DQCQSDQCQS N.B - vedi Es. 6.3

57 intervallo n intervallo n+1Q n+1 = D n Il flip-flop master-slave: il campionamento con un fronte y x latch M scrive latch S scrive DQDQ su h z r x y z CDQCDQ M CDQCDQ S

58 Complessità e Componenti

59 00, 0 D va a 0 prima del fronte di C. Q non deve cambiare Costruzione del dds del Flip Flop D edge triggered (rete asincrona che campiona con un fronte di salita) CD,Q 01, 0 11, 1 Il fronte di salita di C campiona D=1 e ne ordina la memorizzazione Per ipotesi è impossibile che D vari durante un fronte di salita di C 10 (segue)

60 00, 0 Il grafo degli stati CD,Q 01, 0 0-, 0 0-, 1 D 00, 1 01, 1 10, - 11, 1 11, 0 10, 1 10, 0 11, - 11, 1 C

61 I tempi di set-up, di hold e di risposta Segnale Q risposta Segnale D hold set-up Fronte del clock DQDQ

62 Comando asincrono Comando sincrono Il FF-D ha anche due ingressi asincroni!

63 Requisiti per il corretto funzionamento del FF-D

64 Il flip-flop JK holdsetresettoggle J Q K Q Q n+1 = (J.Q+K.Q) n J n K n Q n Q n+1 J n K n Q n Q n

65 Esercizio 6.4 Con pochi gate ed un flip-flop D è possibile ottenere una rete che ha il comportamento del flip-flop JK. Con pochi gate ed un flip-flop JK è possibile ottenere una rete che ha il comportamento del flip-flop D. Tracciare i due schemi logici


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