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A.S.E.19.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 Clock a due fasiClock a due fasi Descrizione del Flip Flop R-S Master - SlaveDescrizione.

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1 A.S.E.19.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 Clock a due fasiClock a due fasi Descrizione del Flip Flop R-S Master - SlaveDescrizione del Flip Flop R-S Master - Slave Flip - Flop R-S edge-triggeredFlip - Flop R-S edge-triggered Flip – Flop D trasparenteFlip – Flop D trasparente Flip – Flop D edge-triggeredFlip – Flop D edge-triggered Generatore di clock a due fasiGeneratore di clock a due fasi

2 A.S.E.19.2 Richiami Reti SequenzialiReti Sequenziali Flip Flop R-SFlip Flop R-S Tecniche di descrizioneTecniche di descrizione R-S con abilitazione (Clock)R-S con abilitazione (Clock) Problemi di instabilitàProblemi di instabilità Struttura Mastre – SlaveStruttura Mastre – Slave Fasi non sovrapposteFasi non sovrapposte

3 A.S.E.19.3 Clock a due fasi non sovrapposte Tecnica di generazione a sogliaTecnica di generazione a soglia Ck M Ck S SHSH SLSL Ck

4 A.S.E.19.4 Sequenza di funzionamento Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Master accoppiato agli Ingressi Slave disaccoppiato dal Master Master disaccoppiato agli Ingressi Slave accoppiato al Master

5 A.S.E.19.5 Forme donda FF MASTER - SLAVE R S Q Ck MS Q Q M QMQM Ck S RSRS Ck Q m QmQm Q Q S R

6 A.S.E.19.6 Tabella delle transizioni R S Q Ck MS Q Q M QMQM Ck S RSRS CkSRQ 0XXQ 1XXQ XXQ 00Q

7 A.S.E.19.7 FF S-R edge-triggered OsservazioneOsservazione –Il Flip-Flop S-R Master Slave cambia le uscite in corrispondenza del fronte in discesa del Clock –Negative EDGE-TRIGGERED SimboliSimboli S Q Ck Q R S Q Ck Q R S Q Ck Q R FF S-R Cloccato FF S-R Positive Edge-Triggered FF S-R Negative Edge-Triggered

8 A.S.E.19.8 Flip – Flop D Per Ck = 1Per Ck = 1 –Luscita Q segue lingresso D Per Ck = 0Per Ck = 0 –Luscita conserva lo stato precedente Tabella di veritàSchemaTabella di veritàSchema CkDQ 0xQ D Q Q Ck

9 A.S.E.19.9 Osservazioni Quando il Clock è a 1 luscita segue lingressoQuando il Clock è a 1 luscita segue lingresso In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito Ovvero il Flip- Flop è in TRASPARENZAOvvero il Flip- Flop è in TRASPARENZA SimboloSimbolo Ck D Q t D Q Ck

10 A.S.E Flio- Flop D Edge Triggered Il dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del ClockIl dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del Clock Tabella di verita Schema Tabella di verita Schema CkDQ 0XQ 1XQ XQ D Ck S Q Ck Q R

11 A.S.E Osservazioni Con Clock stabile luscita è stabileCon Clock stabile luscita è stabile In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito Luscita commuta in modo SINCRONO con il ClockLuscita commuta in modo SINCRONO con il Clock SimboloSimbolo Ck D Q t D Q Ck

12 A.S.E Tempi di Rispetto Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po prima e un po dopo la commutazione del clockPer evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po prima e un po dopo la commutazione del clock Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE D Q T setupT holdT propagation

13 A.S.E Generatore di clock a due fasi Un altro modo di generare il Clock a due fasi non sovrapposteUn altro modo di generare il Clock a due fasi non sovrapposte 1 2 Ck A

14 A.S.E Forme dOnda Ck A 1 2 t T 1 2 Ck A

15 A.S.E CONCLUSIONI Clock a due fasiClock a due fasi Descrizione del Flip Flop R-S Master - SlaveDescrizione del Flip Flop R-S Master - Slave Flip - Flop R-S edge-triggeredFlip - Flop R-S edge-triggered Flip – Flop D trasparenteFlip – Flop D trasparente Flip – Flop D edge-triggeredFlip – Flop D edge-triggered Generatore di clock a due fasiGeneratore di clock a due fasi


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