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A.S.E.17.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 17 Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop.

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1 A.S.E.17.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 17 Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop R-S con abilitazione D LatchD Latch TemporizzazioniTemporizzazioni Architettura MASTER - SLAVEArchitettura MASTER - SLAVE

2 A.S.E.17.2 Richiami Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione EsempioEsempio –Flip-Flop R-S

3 A.S.E.17.3 Flip – Flop S-R alternativo R S Q Q SR Q+Q+Q+Q+ Q + Q + 00Q Q S R Q Q t S Q R Q

4 A.S.E.17.4 Schema circuitale R S Q Q

5 A.S.E.17.5 Simbolo S Q R Q

6 A.S.E.17.6 Tabella delle funzioni (delle transizioni) SR Q+Q+Q+Q+ Q + Q + 00Q Q Stato successivo(Stato futuro) Stato Presente

7 A.S.E.17.7 Forme donda S R Q Q t

8 A.S.E.17.8 Variabili di stato La capacità di memorizzazione è legata agli anelli di richiusura interniLa capacità di memorizzazione è legata agli anelli di richiusura interni –Variabili di stato –Tante quante sono le richiusure k –Stati interni 2 k R SQ Q R Y

9 A.S.E.17.9 Altre rappresentazioni del F- F [S-R] R SQ R Y R S Q Q R S Q Q

10 A.S.E Flip – Flop S – R con abilitazione Tabella delle funzioniSchemaTabella delle funzioniSchema CkSR Q+Q+Q+Q+ Q + Q + 0xxQ Q 100Q Q R S Q Q Ck

11 A.S.E Flip – Flop SR cloccato 2

12 A.S.E Flip – Flop D LATCH Per Ck = 1Per Ck = 1 –Luscita Q segue lingresso D Per Ck = 0Per Ck = 0 –Luscita conserva lo stato precedente Tabella delle funzioniSchemaTabella delle funzioniSchema CkD Q+Q+Q+Q+ 0xQ D Q Q Ck

13 A.S.E Tempi di propagazione

14 A.S.E Temporizzazione schematica

15 A.S.E Durata minima dellimpulso 1 Forme donda di una rete combinatoriaForme donda di una rete combinatoria in out t t

16 A.S.E Durata minima dellimpulso 2 Forme donda di un Flip – Flop SRForme donda di un Flip – Flop SR S Q t t t t R Q

17 A.S.E Durata minima dellimpulso 3

18 A.S.E Tempi di Setup e Hold 1

19 A.S.E Tempi di Setup e Hold 2

20 A.S.E Problema dellinstabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 0101 Q CkA 1010 Q

21 A.S.E Architettura MASTER - SLAVE MASTERSLAVE MASTERSLAVE R S Q Ck M S Q Q M QMQM Ck S RSRS

22 A.S.E Conclusioni Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop R-S con abilitazione Architettura MASTER - SLAVEArchitettura MASTER - SLAVE


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