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Politecnico di Milano Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL Marco Losito - matr.653814 Paola Mussida - matr.650995.

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Presentazione sul tema: "Politecnico di Milano Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL Marco Losito - matr.653814 Paola Mussida - matr.650995."— Transcript della presentazione:

1 Politecnico di Milano Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL Marco Losito - matr Paola Mussida - matr Relatore: prof. Fabrizio Ferrandi Correlatore: Ing. Marco Domenico Santambrogio

2 Luglio 2004 Marco Losito – Paola Mussida2 Sommario Obiettivi Definizioni e Teoria Descrizione della Metodologia Caso di studio: Il Calcolo del Percorso Critico Test e Risultati

3 Luglio 2004 Marco Losito – Paola Mussida3 Obiettivi Definire una metodologia per la traduzione di specifiche ad alto livello in VHDL Creare IP core dalla descrizione in VHDL utilizzabili allinterno del flusso di sviluppo di sistemi dedicati della Xilinx

4 Luglio 2004 Marco Losito – Paola Mussida4 Le basi teoriche Metodologia: Macchine a stati finiti; Macchine a stati finiti con datapath; Diagrammi ASM. Caso di studio: Grafi con particolare attenzione alle Activity Network

5 Luglio 2004 Marco Losito – Paola Mussida5 Macchine a stati finiti con datapath

6 Luglio 2004 Marco Losito – Paola Mussida6 State Box Decision Box Condition Box Diagrammi ASM: Box

7 Luglio 2004 Marco Losito – Paola Mussida7 Diagrammi ASM: Blocchi

8 Luglio 2004 Marco Losito – Paola Mussida8 Diagrammi ASM: Blocchi

9 Luglio 2004 Marco Losito – Paola Mussida9 Diagrammi ASM: Blocchi

10 Luglio 2004 Marco Losito – Paola Mussida10 Grafi ed Activity Networks

11 Luglio 2004 Marco Losito – Paola Mussida11 Metodologia: Descrizione Algoritmo Diagramma ASM VHDL

12 Luglio 2004 Marco Losito – Paola Mussida12 Metodologia: Algoritmo Diagramma ASM finchè ( z = 0 ) ripeti {Codice}

13 Luglio 2004 Marco Losito – Paola Mussida13 Metodologia: Diagrammi ASM VHDL Datapath1 : process (clk) begin if (clk'event AND clk='1') then case current_state is when Q0 => ……… when others => end case; end if; end process Datapath1;

14 Luglio 2004 Marco Losito – Paola Mussida14 Caso di studio: Calcolo del percorso critico Studio delle specifiche Descrizione in linguaggio ad alto livello Stesura di diagrammi ASM Traduzione in VHDL Sintesi Verifica e Simulazione

15 Luglio 2004 Marco Losito – Paola Mussida15 Caso di studio:Definizione Algoritmo: CPM ( N, A, n 0, n N, d ij, tMin, tMax, LC) Input: grafo DAG=(N, A); nodo origine n 0 ; nodo finale n N ; Durate d ij 0, (i, j) A Output: Istanti minimo e massimo di accadimento di ogni evento; Lista contenente i nodi critici (LC).

16 Luglio 2004 Marco Losito – Paola Mussida16 Caso di studio: Pseudocodice

17 Luglio 2004 Marco Losito – Paola Mussida17 Caso di studio: Diagrammi ASM

18 Luglio 2004 Marco Losito – Paola Mussida18 Caso di studio: Dagli ASM al VHDL

19 Luglio 2004 Marco Losito – Paola Mussida19 Caso di studio: Verifica e Simulazione

20 Luglio 2004 Marco Losito – Paola Mussida20 Caso di studio: Creazione dellIP core

21 Luglio 2004 Marco Losito – Paola Mussida21 Caso di studio: Dati Sperimentali Area Logic Utilization: Total Number Slice Registers: 778 out of 9,856 7% Number used as Flip Flops: 746 Number used as Latches: 32 Number of 4 input LUTs: 820 out of 9,856 8% Logic Distribution: Number of occupied Slices: 1,276 out of 4,928 25% Tempo Design statistics: Minimum period: 9.982ns (Maximum frequency: MHz)

22 Luglio 2004 Marco Losito – Paola Mussida22 Conclusioni Metodologia semplice ma efficace Esito positivo della validazione mediante caso di studio Buoni risultati ottenuti dai test


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