Ottimizzazione del tempo morto Un piccolo recupero sul tempo morto in caso di eventi random vi ho dato una formala sbagliata: Se acquisisco N eventi/s l’acquisizione sarà stata bloccata per un tempo N*T con T tempo morto per evento Quanti eventi sono arrivati durante questo tempo? Se la frequenza di arrivo è M mediamente arriva un evento ogni 1/M s Mediamente ho perduto allora N*T/(1/M) eventi (tempo morto totale)/frequenza di arrivo degli eventi M=N + NMT  N=M*(1-NT)  M=N/(1-NT) per sapere il rate vero da quello acquisito Oppure per sapere quanto rate avremo rispetto al rate in ingresso: N=M/(1+MT)  N/M=1/(1+M/Mmax) avevo sbagliato il segno

Temporizzazione readout seriale/parallelo conversione readout Conversione e readout seguono l’andamento random dei segnali conversione readout Conversione random - Readout derandomizzato

Elettronica per il trigger Che modulistica usiamo per il trigger? Il modulo principe di un sistema di trigger è il logic fan-in fan-out con il quale si possono effettuare molte operazioni Con la modulistica di varie marche (LECROY-Ortec-Phillips-Caen…) possiamo fare: l’or di sino a 16 segnali avere sino a 16 copie di un segnale Avere sino a 8 copie negate di un segnale Fare l’and o altre funzioni logiche di più segnali

Elettronica per il trigger Come facciamo l’and di due segnali con un fan-in-fan-out? Prendiamo due segnali Prendiamo I negati Facciamone l’or Prendiamo il negato dell’or Abbiamo costruito l’and

Elettronica per il trigger Ovviamente esistono dei moduli di coincidenza anche multipla di varie marche quindi non dovete fare tutto questo sistema complicato, ma dovete sapere che I moduli di coincidenza multipla funzionano così

Per prendere decisioni più complicate? Una volta si usavano le Programmable logic units Sono essenzialmente delle memorie ad accesso rapido 10010011 Cosa c’è scritto in questo indirizzo di memoria? 11001111 strobe

Per prendere decisioni più complicate? Oggi non trovate più PLU nei cataloghi di elettronica sono sostituite dalle FPGA (Field Programmable Gate Array) Le FPGA sono un insieme di blocchi logici circondati da varie unità di input-output. L’utilizzatore può programmare sia le funzioni dei blocchi logici che i collegamenti tra inputs – blocchi logici ed outputs

Per prendere decisioni più complicate? Ci sono varie possibilità di implementazione dei blocchi logici nelle FPGA Lo xilinx logic block implementa delle lookup table, cioè praticamente una PLU in ogni blocco logico. Questo permette di costruire funzioni logiche molto complesse tra gli input e gli output Notiamo come uno degli input sia una linea di clock che permette di temporizzare le uscite del logic block

Per prendere decisioni più complicate? Delle memorie sram attivano o disattivano switch che permettono di mettere in comunicazione tra loro alcuni blocchi logici, input e output

Elettronica per il trigger VME - V1495 User customisable FPGA Unit (with preloaded demo code) LVDS/ECL/PECL inputs (differential) 64 inputs, expandable to 162 (with 32 outputs) 32 outputs, expandable to 130 (with 64 inputs) 405 MHz maximum frequency supported by clock tree for registered logic I/O delay smaller than 15 ns (in Buffer Mode) Programmable 3-color LED

Elettronica per il trigger VME - V1495

Elettronica per il trigger XLM72 Universal Logic Module - JTEC ( Jan Toke Roechester ) 72 programmable front-panel ECL ports, configurable in quartets as either inputs or outputs, organized in three 34-pin connectors and one 8-pin connectors. Four ports can be used as external clock ports, supporting rates of up to 110 MHz. One user-programmable Field Programmable Gate Array (FPGA), XCS40XL by Xilinx, clocked at 80 MHz. One user-programmable, 900-MFlops/s floating-point Digital Signal Processor (DSP), TMS320C6711 by Texas Instruments.

Elettronica per il trigger XLM72 Universal Logic Module - JTEC ( Jan Toke Roechester )

Elettronica per il trigger – MUSE Vediamo ora come funziona un trigger reale di un acquisizione

Single event readout New event? yes Data conversion Data readout Network block full? no yes Net data transfer

Multi-event readout New event? Data conversion +1 Counter -1 Data readout Network block full? Net data transfer Counter +1 -1 no yes

LOGIC SIGNALS P A T T E R N U N I T MAIN TRIGGER MULTIPL. FROM CFD M U FIG.1 LOGIC SIGNALS P A T T E R N U N I T MAIN TRIGGER MULTIPL. FROM CFD M U L T B I D E R VALID PATTERN TO VME PATTERN MEMORY DETECTOR FAST OR BAD EVENT OK EVENT ZERO LEVEL TRIGGER CLEAR GATE ENABLE CLEAR GENERATOR LOGIC SIGNALS OK ZERO STOP GATE GATES EXTERNAL TIME REFERENCE GATE GENERATOR SYSTEM EVENT COUNTER QDC BUSY FDL CONTROLLER SYSTEM END CPU BUSY FDL STROBE

All Chimera detector (8 input) PRE-COINC. REGISTER 0-100 nS 11 EXT TRIGGER W R FDL STROBE RECOGNIZE END CPU BUSY START ACQ "VME" STOP ACQ "VME" 1 8 ECL INPUT ADC BUSY END CPU BUSY PULSER EXTERNAL COINCIDENCE WINDOW 15ns-2us 15ns-10us OUT1 OUT8 GATE QDC START/STOP TDC DOUBLE OUTPUT ONE FOR EXPERIMENTAL ROOM ONE FOR ACQUISITION ROOM RESET DEAD TIME DEAD TIME OK EVENT FIFO EVENT COUNTER PATTERN V M E BAD (CONSUMER) TWO EXT. VETO IN D0 D1 D2 D3 MANAGER ADC'S BUSY OR (PRODUCER) OK PRE-TRIGGER MEM 4Mx4 TA 25ns CHECK 4Mx1 FRONT PANEL AND REMOTE CONTROL DELAY GATE QDC STOP TDC PRE TRIGGGER OK 16 BIT 22 BIT S MULTIPLICITY CHIMERA DET. Mpx Out All Chimera detector (8 input) Analog Or MPX SUB-SET 1 SUB-SET 2 SUB-SET 3 SUB-SET 4 SUB-SET 5 SUB-SET 6 SUB-SET 7 SUB-SET 8 CHIMERA DETECTOR ANALOG MULTIPLICITY FROM CFD CHAINS NIM Rings Sum Sphera Sum L C T A H D I MEMORY ECL MEMORY TA 4,5ns A0 A1 A2 A3 A4 A6 A7 A8 A9 A10 A5 A11 A12 L.E. A21 MULTIPLICITY PATTERN REGISTER Reset Q0 Q1 Q2 Q3 FDL TRIGGER 16 EVENT COUNTER FULL EVENT COUNTER END OF BLOCK CLEAR GENERATOR FAST CLEAR TO QDC-TDC N O U EXT. TRIGGER 11 LOGIC NIM RF START / G MUSE BLOCK DIAGRAM