La matrice per ApselVI (e per Superpix1) Fabio Morsani, 24-09-2010 F.Morsani

Chip dimensions for Layer0 pixel module 12-05-2010 Beam axis 1-3 mm 0.5 mm 0.25 mm ~ 75 Pad – pitch 130 mm Piste data line di 2 sottomatrici 0.16 mm 12.8 mm Submatrix 4 256x192 pixel matrix 50 mm pitch Active area=128mm2 10 mm Submatrix 3 Readout=10-30mm2 Area~3xarea from FE32x128 10.56 mm ~ 75 Pad – pitch 130 mm ~ 75 Pad – pitch 130 mm Submatrix 2 Submatrix 1 Piste data line di 2 sottomatrici 0.16 mm 0.120 mm cut line 14.79-16.79 mm 24-09-2010 F.Morsani

Chip dimensions for APSELVI 128x100 Chartered/Tezzaron 6-07-2010 Beam axis 1.6 mm 0.5 mm 0.25 mm ~ 38 Pad – pitch 130 mm Piste data line di 2 sottomatrici 0.16 mm 6.4 mm Submatrix 1: 128x48 128x96 pixel matrix 50 mm pitch Active area=32mm2 Area~x2x area from FE32x128 Readout=8mm2 5 mm 5.56 mm ~ 38 Pad – pitch 130 mm ~ 38 Pad – pitch 130 mm Submatrix 2: 128x48 Piste data line di 2 sottomatrici 0.16 mm 0.120 mm cut line 8.99 mm 24-09-2010 F.Morsani

ApselVI, routing M0 M1 128 64 DVDD/DGND MASK_WRITE PIX_DATA 24-09-2010 F.Morsani

DISTRIBUZIONE ALIMENTAZIONI LIMITI IMPOSTI DALL’ELETTROMIGRAZIONE Top metal (M5): per piste di larghezza inferiore a 12 um, 21 mA/um VIA: VIA1-VIA3 0.87 mA/VIA; VIA4 3.13 mA/VIA PISTE M5 da 12um, corrente 1 Amp. 1000/(21 x 12) = 4 piste da 12 um mettendone una in piu’ per sicurezza abbiamo 10 piste in totale VDD+GND Spessore ring: 10 x (12 + 1) um = 130 um Ogni pad trasporta 30 mA max  basta una pista da 12 um ed eventualmente 30/0.87 = 35 VIA/PAD 24-09-2010 F.Morsani

PAD alimentazione lato sinistro piste 12 mm M5 VDD piste 12 mm M5 GND ½Icore+1/4Imatrix 1/4Icore+1/8Imatrix 1/4Imatrix PAD alimentazione lato sinistro Totale: ½ Imatrix 10 mm CORE 1 mm Itot= Icore + Imatrix 24-09-2010 F.Morsani La matrice e’ alimentata anche dalle PAD del lato destro

La matrice di ApselVI, segnali in/out 24-09-2010 F.Morsani

La matrice di ApselVI, le due sottomatrici M0 e M1 READOUT M1 24-09-2010 F.Morsani

La matrice di ApselVI, M1 pixels M1 drivers M1_left 24-09-2010 F.Morsani

La matrice di ApselVI, M1, drivers lato lungo: TScnt, TSreq, MASK_WRITE e PIX_DATA 24-09-2010 F.Morsani

La matrice di ApselVI, M1, drivers lato lungo: tutti i PIX_DATA di M1 e meta’ MASK_WRITE (l’altra meta’ attraverso M0); notare i delays progressivi per lo spread temporale degli assorbimenti 24-09-2010 F.Morsani

La matrice di ApselVI, M1, blocco da 16 colonne con buffers unici per TScnt e TSreq: ce ne sono 3 in ogni sottomatrice; notare i delay progressivi per lo spread temporale degli assorbimenti. Uno stesso segnale e’ ritardato di #0 ... #7 su ogni gruppo di 8 colonne successive. 24-09-2010 F.Morsani

La matrice di ApselVI, M1, colonna da 128 pixel (64 coppie) con i buffers per i vari segnali provenienti dal Readout 24-09-2010 F.Morsani

Perche’ “coppia di pixel” Perche’ “coppia di pixel”? FastOR chains, implemented with minimum delay gates Pixel “OR” FastOr HITn HITn+1 About 80 ps delay/gate Pixel “NOR” Pixel “NAND” Pixel “NOR” FastOr HITn HITn+1 About 40 ps delay/gate “coppia di pixel” 24-09-2010 F.Morsani

FastOr 10: limitazione di velocita’ nel readout In colonne di 200 pixel il caso peggiore e’ 40ps*200 = 8ns che vanno arrotondati a 10ns considerando il delay tra ColReadEna_b in ingresso alla matrice e il reset del pixel: prendiamo quindi 100 MHz come limite superiore per la scansione della matrice. Ne avevamo parlato con Filippo ... cosa avevamo deciso? Qualche ciclo di attesa a fine scansione matrice? Lo togliamo? 24-09-2010 F.Morsani

La matrice di ApselVI, M1, drivers lato sinistro, tutti i PIX_DATA di M1 e meta’ MASK_WRITE (l’altra meta’ attraverso M0) 24-09-2010 F.Morsani

La matrice di ApselVI, il PIXEL 24-09-2010 F.Morsani

La matrice di ApselVI, i segnali Segnali livello attivo funzione CMP<1228:0> 1 e’ l’ingresso ai pixel dai comparatori, impulso. <0> e’ pixel in basso a destra, <127> in alto dx <128> a fianco dello <0>. Indispensabile per la simulazione (hit generation) TSCNT<7:0> TimeStamp counter, va a tutti i pixel, in codice Gray TSREQ<7:0> TimeStamp richiesto dal readout, Triggered Mode. In codice Gray come TSCNT ColReadEna_b_M0(M1) 0 la col. di pixel mette su PIX_DATA_M0(M1)<127:0> <47:0> lo stato dei propri “hit”: 1 per ogni pixel con hit valido, 0 per gli altri. “hit valido” significa hit avvenuto nel TimeStamp = TSREQ. Allo stesso momento i pixel con hit valido vengono resettati e forzati in reset per tutta la durata del segnale. La colonna <0> e’ quella piu’ a destra LatchEna_b_M0(M1) 0 la logica di latch degli hit dei pixel della colonna <47:0> viene abilitata: i pixel possono registrare gli hit. La colonna <0> e’ quella piu’ a destra 24-09-2010 F.Morsani

La matrice di ApselVI, i segnali Segnali livello attivo funzione MASK_WRITEb<127:0> 0 in AND con MaskColSel_b_M0(M1) permette la scrittura della maschera nei pixel individuati dall’incrocio dei due gruppi di segnali. Il dato scritto e’ su da ColReadEna_b_M0(M1): =1 pixel enabled. Esegue anche un reset incondizionato di tutti i pixel sulle righe in cui va =0 MaskColSel_b_M0(M1) 0 vedi MASK_WRITEb. <47:0> Scrittura maschera durante il tempo in cui ( MaskColSel_b_M0(M1) == 0) AND (MASK_WRITEb == 0) Esegue anche un reset dei pixel che in quel momento hanno TimeStampLatched = TSREQ FastOr_M0(M1) <47:0> 1 FastOr delle colonne. 24-09-2010 F.Morsani

La matrice di ApselVI, i segnali Segnali livello attivo funzione PIX_DATA_M0(M1)<127:0> lo stato degli “hit” della colonna in quel momento abilitata in lettura: 1 per ogni pixel con hit valido, 0 per gli altri. “hit valido” significa hit avvenuto con TimeStampLatched = TSREQ. Alla fine della lettura di una colonna lo stato di PIX_DATA rimane fisso sul valore appena letto 24-09-2010 F.Morsani

Pixel masking MaskColSel_b ColReadEna_b (as mask data) MASK_WRITEb not masked ColReadEna_b (as mask data) masked MASK_WRITEb 24-09-2010 F.Morsani

Column m after column n readout Rdclk ColReadEna_b<n> RESET<n> ColReadEna_b<m> RESET<m> FastOr<n> FastOr<m> 24-09-2010 F.Morsani

Da fare per la matrice Schemi: Layout: quasi finiti ApselVI, a seguire quelli di Superpix1; tutto da validare con simulazione sarebbe bello simulare tutto a switch-level (Ultrasim); chiesto a CMP  nessuna risposta = non sanno nulla; chiedero’ a Cadence Italy sperando nell’aiuto di Oddone Layout: da finire i vari blocchi, DRC+LVS produzione cella per P&R (come si fa senza salti mortali?) 24-09-2010 F.Morsani