Attivita’ del Servizio di Elettronica inerenti ad esperimenti di Gruppo I Atlas SuperB P-ILC

Attività in ATLAS (1 di 4) 1) Maintenance e Supporto: ( 4 m.u di supporto tecnico) E’ prevedibile una attivita’ di supporto per il sistema PP2 del rivelatore a Pixel - ottimizzazione delle performance del sistema - eventuale riparazione di schede elettroniche di regolazione delle tensioni difettose e loro sostituzione 2) R&D per una nuova elettronica di front end per LAr (orientata a SLHC): M. Citterio 10% (2 m.u di supporto tecnico) E’ un attivita’ espressa nella “Expression of Interest” di Atlas LAr: R&D Towards the Replacement of the Liquid Argon Calorimeter Front End Electronics for the SLHC (ATU-RD-MN-0001 v.1, 11 February 2008)

Attività in ATLAS (2 di 4) R&D per elettronica LAr (continuazione): Studio delle caratteristiche di alcune tecnologie BICMOS in Silicio Germanio presenti sul mercato acquisizione di “test samples” da partner industriali e misure di caratterizzazione sui campioni realizzazione di celle elementari e strutture di test con layout “radiation tolerant” caratterizzazione delle celle di “libreria” progettate test di irraggiamento misure delle caratteristiche delle strutture di test dopo irraggiamento Attivita’ che si vorrebbe svolgere nell’ambito del CERN R&D: Evaluation of Silicon-Germanium (SiGe) Bipolar Technologies for Use in an Upgraded ATLAS Detector (ATL-P-MN-0007, 18 June 2006)

Attività in ATLAS (3 di 4) R&D per elettronica LAr (continuazione): Sviluppo di un circuito integrato (IC) prototipo per la parte analogica dell’elettronica di front-end contenente strutture di I/O in grado di sopportare eventuali scariche di alta tensione (4 mJ scariche multiple) un preamplificatore a basso rumore, con ingresso a bipolari con emettitore a massa (Rbb’ < 5-6 ohm) il preamplificatore deve essere in grado di terminare/matchare linee di trasmissione da 25 e 50 W uno shaper bipolare un circuito di track & hold l’attivita’ verra’ svolta in collaborazione con il Brookhaven National Laboratory, LAL di Orsay, Nevis Lab. Columbia e University of Pennsylvania

Attività in ATLAS (4 di 4) R&D per elettronica LAR (continuazione): Quest’anno in Gruppo V si chiede l’inizio di un programma di ricerca di elettronica a basso rumore in SiGe (SiGe-CHIP, A. Pullia e M. Citterio) SiGe-CHIP si propone uno studio di questa tecnologia, per applicazioni a rivelatori a: semiconduttori scintillazione camere a ionizzazione sia a temperatura ambiente sia a temperature criogeniche (es. GERDA)  E’ un’attivita’ simile MA NON uguale a SiGe per LAR Inevitabilmente, nella fase iniziale di studio tecnologico, i due programmi hanno sovrapposizioni caratterizzazione di dispositivi e di circuiti elementari MA anche delle delle marcate differenze I/O pad protetti contro scariche di alta tensione, layout radiation resistant, studio del danneggiamento da radiazione Se entrambi i programmi saranno approvati  ottimizzazione dei due piani di lavoro e, se necessario, revisione delle richieste finanziarie

Attività in SuperB (1 di 7) Collegate al Silicon Vertex Tracker (SVT) 40 cm 30 cm 20 cm Layer0 Layer Radius 0 1.5 cm 1 3.3 cm 2 4.0 cm 3 5.9 cm 4 9.1 to 12.7 cm 5 11.4 to 14.6 cm Baseline: usare un SVT simile a quello di BaBar con l’aggiunta di un strato vicino al fascio: un Layer 0  “thin pixels” o MAPS

Attività in SuperB (2 di 7) Il progetto di SVT e’ ancora in evoluzione: occorrono simulazioni piu’ accurate per definire quali caratteristiche deve avere il LAYER 0 (es. spessore totale ~ 0.5 % of X0) occorre stimare le dosi di radiazione presenti nei vari strati di SVT alla luminosita’ di 10^36 cm-2 s-1 Tuttavia assumando come baseline Babar: - Each layer has several modules (52 + 8) Each module has 2 half-modules, electrically independent units - The half-module is composed by: sensor, front-end chips, High Density Interface (HDI) with I/O Buffers, power/signal input and data output link Data Pixel sensor + front-end chips HDI Power/Signal Pixel half-module Buffer I/O

Attività in SuperB (3 di 7) Il Servizio di Elettronica potrebbe essere coinvolto: 1) Nello sviluppo del sensore MAPS (con PV e BG): MAPS sviluppate da altri nel progetto SLIM in tecnologia ST Celle elementari sono in fase di progettazione, in tecnologia IBM, per fare un confronto fra le tecnologie (attivita’ di Milano gia’ in corso nel 2008) La collaborazione si sta orientando verso una nuova tecnica costruttiva (circuiti integrati a “vertical integration”) DECISIONE: finire la sottomissione delle celle IBM e poi aspettare per capire quale tecnica e’ la piu’ promettente 2) Nello sviluppo degli HDI e delle interfaccie da e verso gli HDI:  Maggiore possibilita’ di sviluppo  E’ quello che ci si propone di fare nel 2009

Attività in SuperB (4 di 7) La catena di lettura e’ quasi indipendetemente dal layer Sviluppo HDI:  sono circuiti (ibridi multistrato o PCB) con elettronica “intelligente” sia per layer 0 sia per gli altri layers debbono avere memory buffers per memorizzare i dati in attesa del trigger formattano e preparano i dati per la trasmissione hanno dei “fast link” (da 1 a 5 Gbps al variare del layer) per la trasmissione dei dati di dimensioni molto ridotte per layer 0 Front Cables Matching Card Kapton Tail Sensor/front-end HDI Link DAQ Power Supplies MUX Back Fiber Optic to DAQ On Detetctor Off Detetctor Fiber/Copper?

Attività in SuperB (5 di 7) Sviluppo HDI (continuazione): proponiamo di sviluppare dei prototipi di HDI usando FPGA commerciali di ultima generazione le caratteristiche dettagliate (il VHDL) e la velocita’ del link dipenderanno poi dal layer l’ibrido necessario per layer 0 verra’ realizzato solo dopo aver provato il funzionamento del sistema le memorie di buffer se necessarie saranno anch’esse commerciali i primi prototipi saranno PCB che, almeno per il layer 0, non rispetteranno l’envelope sperimentale  Lo sviluppo degli HDI finali richiedera’ la progettazione di ASICs quasi sicuramente almeno per il layer 0 per poter rispettare l’envelope perche’ soggetto a radiazione (> 1 Mrad/anno) per tutti i layers qualora le stime di radiazione fossere sbagliate per difetto

Attività in SuperB (6 di 7) 2) Sviluppo delle interfaccie da e per gli HDI: Per il layer 0 si propone lo sviluppo di un BUS multistrato in alluminio per minimizzare lo spessore (X0 e’ un parametro critico) il BUS non puo’ essere piu’ largo dei sensori (~1.5 cm) nelle specifiche di sistema attuali si prevede un clock a 160MHz, il BUS richiede un design per “high speed ” i dati vengono trasmessi dai chip di front-end in parallelo, e’ necessario prevedere un’alta densita’ di linee dati  Il BUS e’ meno challanging sugli altri layers (collaborazione con TS) Per le “tail” dei dati in uscita dagli HDI si propone un primo sviluppo su PCB flessibili in Kapton il rate dei dati in uscita e’ quello del trigger (~ 100 KHz) la scelta se effettuare la comunicazione su rame o su fibra non e’ ancora stata affrontata Il progetto delle interfaccie e’ complesso !

Attività in SuperB (7 di 7) Composizione del gruppo di lavoro sull’elettronica: M.Citterio 40%  System Engineering e progettazione ibridi/PCB M. Alderighi 30%  Esperienza nella ottimizzazione di codici per FPGA e di SER/DSER V. Liberali 30%  Esperianza nella progettazione di circuiti integrati (in particolare memorie rad-hard) Stabile 30%  progettazione circuitale e architetturale G. Alimonti 30%  test del sistema e DAQ Budget richiesto per il 2009: ~ 41 + 10 (SJ) Keuro Naturalmente il gruppo SuperB Milano e’ piu’ ampio di cosi’ (come illustrato da Fernando)

Attività in P-ILC Supporto attivita’ di misura su rivelatori “pixel likes” ( 2 m.u di supporto tecnico) L’attivita’ riguarda la progettazione di una scheda di interfaccia per effettuare la caratterizzazione di un prototipo “planare a 3D” La scheda prevedera’ l’utilizzo di logica programmabile (FPGA) I dettagli sono in discussione per la progettazione della scheda occorre infatti interagire anche con chi (Pv-Bg) sta progettando il sistema “rivelatore- front-end chip” con il quale si deve collegare la scheda E’ possibile che questo lavoro inizi tra la fine di quest’anno e l’inizio del prossimo

Commenti Conclusivi Nell’ambito dei progetti di Gruppo I: Le attivita’ del servizio di elettronica seguono due filoni principali La progettazione ed il test di circuiti integrati Lo sviluppo di schede di interfaccia con logiche programmabili (FPGA) e memorie per l’elaborazione dei segnali Sono la naturale continuazione di quanto fino ad ora progettato soprattutto in ATLAS. Nell’ambito piu’ generale della Sezione: L’expertise nella progettazone di IC e in quello delle schede digitali di elaborazione e’ comune anche alle attivita’ di Gruppo III Le attivita’ proposte sono consistenti con le attivita’ di formazione intraprese nel 2007 – 2008

BACK – UP SLIDES

Transmission line terminating preamplifier (Circuito Ibrido attualmente in uso in ATLAS LAr) Un circuito innovativo con uno stadio di ingresso con transistori bipolari con emettitore a massa. Il “feedback locale” garantisce basso rumore (Rnoise = 10 W) e larga banda dinamica senza aumentare la potenza dissipata (50 mW) e senza deteriorare la linearita’. Tre differenti “tipi” (Zin e Imax) di ibrido variando tre componenti ma IDENTICO CIRCUITO With CD = 330 pF, and 16 nsec 50 W line <tpeak>= 47.2 ns, rms = 0.3 ns ENI= 49.3 nA, rms = 0.53 nA Output swing = 1 V

SuperB SVT Geometry 40 cm 30 cm 20 cm Layer0 Layer Radius 0 1.5 cm 1 3.3 cm 2 4.0 cm 3 5.9 cm 4 9.1 to 12.7 cm 5 11.4 to 14.6 cm SuperB SVT concept based on Babar SVT with modifications required to operate at a L=1036 cm-2 s-1 and with the reduced SuperB boost: add a Layer0 at a very small radius to improve the resolution with high segmentation to reduce the occupancy Dt resolution (a Dz) BaBar Fast Simulation indicates target performance achievable with: b.p. inner radius: 1.0cm, Layer0 radius: 1.5 cm b.p.+Layer0 material: <0.5%-0.5% X0 Improves A beam pipe with r ~ 1 cm highly desirable, but needs to be cooled. Study is in progress to keep total thickness low ~ 0.5 % of X0