CIRCUITI ELETTRONICI ANALOGICI E DIGITALI LEZIONE N° 11 (3 ore) Logica complementare Famiglia logica 74HCXX Porte Three State Transistore di passo Pass gate Flip-Flop hard node C.E.A.D.

Richiami Zone di funzionamento del MOS Circuiti equivalenti Esempi Inverter C-MOS C.E.A.D.

INVERTER Realizza la funzione logica NOT (negazione) Simbolo Tabella di verità IN OUT C.E.A.D.

REALIZZAZIONE CIRCUITALE Versione a contatti Realizzazione CMOS V DD Q p I IN OUT IN OUT Q n V SS C.E.A.D.

Caratteristiche Non c’è dissipazione di potenza in condizioni statiche Vu a 15 b 5 12 4 9 3 c 6 2 3 1 d e VI VI 1 2 3 4 5 1 2 3 4 5 C.E.A.D.

Comportamento dinamico Non è presente il problema d’immagazzinamento Per bn = bp è ton = toff I MOS danno luogo a correnti piccole Le capacità parassite sono piccole Per pilotare carichi capacitivi si usano più stadi in cascata di dimensioni crescenti C.E.A.D.

Porte logiche Logica complementare Porta NAND MOS “n” realizzano la funzione MOS “p” realizzano la funzione complementare Porta NAND MOS “n” funzione AND MOS “p” Funzione OR C.E.A.D.

Schema Porta NAND AND = serie OR = parallelo VDD A Y B VSS C.E.A.D.

Schema Porta NOR AND = serie OR = parallelo VDD A B Y VSS C.E.A.D.

Complex Gate Y = (A + B)C VDD Y A C B VSS C.E.A.D.

Famiglia logica 74HCxxx 74HC02 VDD X Y U VSS C.E.A.D.

Famiglia logica 74HCxxx 74HC00 VDD X U Y VSS C.E.A.D.

Three State 1 Tabella di verità S IN U Z 1 1 Z C.E.A.D.

Three State 2 Tabella di verità A B U 1 Z no A U B C.E.A.D.

Three State 3 Tabella di verità R.C. A S IN A B 1 In B S C.E.A.D.

Three State 4 Sintesi R.C. A In B S C.E.A.D.

PASS GATE Esigenza di avere una porta con uscita che può assumere lo stato di alta impedenza In Out S C.E.A.D.

Realizzazione MOS PASS TRANSISTOR PASS GATE F F OUT IN IN OUT F C.E.A.D.

Resistenza equivalente del PASS TRANSISTOR F = 5 V 0 - 5 V D S C.E.A.D.

Grafico della resistenza VU 1 2 3 4 5 C.E.A.D.

Resistenza equivalente del PASS GATE F = 5 V n p 0 - 5 V F = 0 V C.E.A.D.

Grafico della resistenza VU 1 2 3 4 5 C.E.A.D.

Comparazione Pass Transistor Pass Gate più piccolo un solo controllo livelli logici pieni resistenza costante ton = toff C.E.A.D.

Reti logiche Reti logiche combinatorie Reti logiche sequenziali Le uscite, in ogni istante, sono funzione del valore degli ingressi in quell’istante Reti logiche sequenziali Le uscite, in un determinato istante, sono funzione del valore degli ingressi in quell’istante e del valore che le uscite avevano nell’istante precedente C.E.A.D.

Logica sequenziale Concetto di MEMORIA Sequenziali asincrone Le uscite cambiano istantaneamente in corrispondenza di una variazione degli ingressi Sequenziali sincrone Le uscite possono cambiare solo in corrispondenza dei fronti di salita (discesa) di un segnale di controllo detto CLOCK C.E.A.D.

Logica statica 1 HARD-NODE I livelli logici vengono mantenuti e trasferiti in ogni istante attraverso connessioni elettriche e retroazione La memorizzazione dei dati è affidata alla topologia circuitale C.E.A.D.

Logica statica 2 SOFT-NODE Necessità di un CLOCK Con CLOCK stabile La memorizzazione è garantita da collegamenti elettrici e retroazione In corrispondenza dei fronti del clock La memorizzazione è affidata alle capacità parassite (tipicamente di Gate) dei MOS C.E.A.D.

Logica dinamica La memorizzazione è affidata esclusivamente alle capacità parassite Si può realizzare solo con transistori MOS Il clock non si può mai fermare Facile danneggiamento da radiazioni C.E.A.D.

Flip - Flop S - R Tabella di Verità Schema logico Q R Q Transistori necessari = 8 C.E.A.D.

FLIP - FLOP S - R cloccato Tabella di Verità Schema logico S Q Ck Q R Transistori necessari = 16 C.E.A.D.

FLIP - FLOP S - R edge triggered Transitori necessari = 24 S Q1 Q2 Ck Ck Q2 R Q1 C.E.A.D.

Tabella di Verità L’uscita cambia valore in corrispondenza del fronte di salita del CLOCK C.E.A.D.

Simboli S - R S - R cloccato S - R edge triggered S Q S Q S Q Ck Ck Q Fronte in salita Fronte in discesa C.E.A.D.

Flip - Flop D trasparente Tabella di Verità Schema logico 14 transistori S Q D Ck Q R C.E.A.D.

Flip - Flop D edge triggered Tabella di Verità Schema logico 26 transistori S Q D Ck Q R C.E.A.D.

Flip - Flop J - K Tabella di Verità Schema logico S Q Q J Ck K Q Q R C.E.A.D.

Flip - Flop T (TOGLE) Tabella di Verità Schema logico S Q Q T Ck Q Q R C.E.A.D.

Flip - Flop T altre soluzioni Soluzione 1 Soluzione 2 T D D T Q Q Ck Ck C.E.A.D.

Condizioni sul Clock Deve essere garantita la non trasparenza F e F non devono essere contemporaneamente alti La soluzione con inverter non va bene Ipotesi di ritardo lineare C.E.A.D.

Generatore di Clock con inverter Soluzione inaccettabile F F F t F t OVERLAP C.E.A.D.

Generatore di Clock a due fasi F e F non sono l’uno la negazione dell’altro Si definiscono quindi due segnali F1 e F2 A Ck F1 F2 C.E.A.D.

Forme d’Onda A Ck F1 F2 Ck A F1 F2 t D T C.E.A.D.

Considerazioni sul generatore di Clock Anche se i due segnali di Clock pilotano forti carichi capacitivi la condizione di non sovrapposizione viene rispettata I due NOR possono fungere da Buffer C.E.A.D.

Conclusioni Logica complementare Famiglia logica 74HCXX Porte Three State Transistore di passo Pass gate Flip-Flop hard node Generatore di Clock C.E.A.D.