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Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 1 Introduzione ai processori TMS 320C5402 Università degli studi di Padova Dipartimento.

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1 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 1 Introduzione ai processori TMS 320C5402 Università degli studi di Padova Dipartimento di Ingegneria della Informazione C5402

2 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 2 Perché passare al digitale ? Attualmente le tecniche di elaborazione digitale dei segnali, sono così potenti, che molte volte risulta estremamente difficile, se non impossibile ottenere gli stessi risultati con le classiche tecniche di elaborazione analogica. Attualmente le tecniche di elaborazione digitale dei segnali, sono così potenti, che molte volte risulta estremamente difficile, se non impossibile ottenere gli stessi risultati con le classiche tecniche di elaborazione analogica. Esempi: Esempi: FIR filtri a fase lineare. FIR filtri a fase lineare. Filtri Adattivi. Filtri Adattivi.

3 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 3 Perché passare al digitale ? Lelaborazione analogica dei segnali e possibile grazie allimpiego di componenti analogici quali: Lelaborazione analogica dei segnali e possibile grazie allimpiego di componenti analogici quali: Resistenze. Resistenze. Condensatori. Condensatori. Induttanze. Induttanze. La precisione e la stabilità di un circuito analogico può essere compromessa da vari fattori: la tolleranza sui valori dei componenti, la temperatura, i cambiamenti di tensione e le vibrazioni meccaniche. La precisione e la stabilità di un circuito analogico può essere compromessa da vari fattori: la tolleranza sui valori dei componenti, la temperatura, i cambiamenti di tensione e le vibrazioni meccaniche.

4 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 4 Perché passare al digitale ? Con i DSP risulta molto semplice: Con i DSP risulta molto semplice: Implementare e/o modificare un algoritmo di calcolo Implementare e/o modificare un algoritmo di calcolo Elaborare segnali acquisiti. Elaborare segnali acquisiti. Interfacciarsi con i calcolatori. Interfacciarsi con i calcolatori. Inoltre il DSP riduce: Inoltre il DSP riduce: La sensibilità alla interferenze EMI. La sensibilità alla interferenze EMI. Il numero di IC in un sistema. Il numero di IC in un sistema. Il tempo di sviluppo di un sistema. Il tempo di sviluppo di un sistema. I Costi. I Costi. Lassorbimento di potenza (es: tecnologia CMOS). Lassorbimento di potenza (es: tecnologia CMOS).

5 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 5 Perché non passare al digitale Talvolta segnali a frequenze elevate non possono essere elaborati in forma digitale per due motivi: Talvolta segnali a frequenze elevate non possono essere elaborati in forma digitale per due motivi: I convertitori Analogico-Digitale, ADC non riescono a lavorare con segnali con banda elevata, mantenendo una adeguata risoluzione. I convertitori Analogico-Digitale, ADC non riescono a lavorare con segnali con banda elevata, mantenendo una adeguata risoluzione. Lapplicazione potrebbe essere così complessa da non permettere una sua realizzazione in Tempo-Reale (Real-Time). Lapplicazione potrebbe essere così complessa da non permettere una sua realizzazione in Tempo-Reale (Real-Time).

6 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 6 La definizione di Tempo-reale dipende dallapplicazione. La definizione di Tempo-reale dipende dallapplicazione. Ogni volta che un algoritmo viene interfacciato con lambiente esterno, deve lavorare in tempo reale. Ogni volta che un algoritmo viene interfacciato con lambiente esterno, deve lavorare in tempo reale. Esempio: Un FIR a 100 coefficienti viene eseguito in Real-Time, se il DSP riesce a completare le seguenti operazioni nellintervallo di tempo che intercorre tra due campioni: Esempio: Un FIR a 100 coefficienti viene eseguito in Real-Time, se il DSP riesce a completare le seguenti operazioni nellintervallo di tempo che intercorre tra due campioni: Lavorare in Tempo-Reale

7 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 7 Unapplicazione si dice eseguibile in Real- Time se : Unapplicazione si dice eseguibile in Real- Time se : Il tempo di elaborazione è inferiore al periodo di campionamento ovvero se il tempo di attesa della CPU è non nulla (tale tempo può essere utilizzato per processi secondari) Lavorare in Tempo Reale Tempo di elaborazione Tempo di Attesa Intervallo di campionamento nT(n+1)T

8 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 8 Perché non usare un General Purpose Processor (GPP), come il Pentium, al posto di un DSP? Perché non usare un General Purpose Processor (GPP), come il Pentium, al posto di un DSP? Valutare il consumo di potenza di un Pentium e di un DSP. Valutare il consumo di potenza di un Pentium e di un DSP. Valutare il costo di un Pentium e di un DSP? Valutare il costo di un Pentium e di un DSP? Perché usare un processore DSP

9 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 9 Conviene utilizzare un processore DSP nei casi in cui è necessario: Conviene utilizzare un processore DSP nei casi in cui è necessario: Ridurre i costi. Ridurre i costi. Occupazioni di superficie ridotti. Occupazioni di superficie ridotti. Bassi consumi. Bassi consumi. Elaborare più segnali ad alta frequenza, in real- time. Elaborare più segnali ad alta frequenza, in real- time. Conviene utilizzare un processore GPP nei casi in cui e necessario: Conviene utilizzare un processore GPP nei casi in cui e necessario: Grandi occupazioni di memoria. Grandi occupazioni di memoria. Sistemi operativi avanzati. Sistemi operativi avanzati. Perché usare un processore DSP

10 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 10 Quali sono gli algoritmi tipici per un DSP La Somma-di-Prodotti (SOP) è lelemento chiave per la maggior parte degli algoritmi per DSP: La Somma-di-Prodotti (SOP) è lelemento chiave per la maggior parte degli algoritmi per DSP:

11 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 11 Moltiplicazioni in Hardware I processori DSP, sono ottimizzati per eseguire operazioni di somma e moltiplicazione. I processori DSP, sono ottimizzati per eseguire operazioni di somma e moltiplicazione. Le moltiplicazioni in parallelo alle addizioni sono implementate in Hardware (unità MAC). Le moltiplicazioni in parallelo alle addizioni sono implementate in Hardware (unità MAC). Tempo di esecuzione: un ciclo macchina. Tempo di esecuzione: un ciclo macchina.

12 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 12 DSP Fixed e Floating point Le applicazioni che richiedono: Le applicazioni che richiedono: Alta precisione. Alta precisione. Range dinamico elevato. Range dinamico elevato. Rapporti segnale/rumore elevati. Rapporti segnale/rumore elevati. Facilità di impiego. Facilità di impiego. Necessitano di un processore in virgola mobile. Svantaggio dei processori in floating point: Svantaggio dei processori in floating point: Alti consumi. Alti consumi. Costano molto. Costano molto.

13 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 13 DSP Fixed point e Floating point Sono le applicazioni che impongono quale tipo di dispositivo/piattaforma utilizzare al fine di ottenere le massime prestazioni al minor costo. Sono le applicazioni che impongono quale tipo di dispositivo/piattaforma utilizzare al fine di ottenere le massime prestazioni al minor costo. Per motivi didattici, viene usato un DSP fixed-point (C5402). Per motivi didattici, viene usato un DSP fixed-point (C5402).

14 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 14 I processori Texas Instruments della famiglia TMS320 Esistono differenti sottofamiglie per coprire diversi mercati. Esistono differenti sottofamiglie per coprire diversi mercati. Bassi Costi Sistemi di controllo Controllo motori Controllo motori Storage Storage Controllori digitali Controllori digitali C2000C5000 Efficienza Efficienza Elevati MIPS per Elevati MIPS per Watt / Dollaro / Ingombro Telefonia Wireless Telefonia Wireless Internet audio players Internet audio players Digital still cameras Digital still cameras Modems Modems Telephony Telephony VoIP VoIP C6000 Applicazioni Multi- canale e Multi- funzione Applicazioni Multi- canale e Multi- funzione Infrastrutture comuni Infrastrutture comuni Wireless Base-stations Wireless Base-stations DSL DSL Elab. Immagini Elab. Immagini Multi-media Servers Multi-media Servers Prestazioni e facilità duso

15 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 15 Schema a blocchi del DSP

16 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 16 C54x Block Diagram 17x17 MAC Unit Saturation and Rounding Hardware Two 40-bit ACCs 40-bit ALU 40-bit Barrel Shifter Temporary Register Exponent Encoder Program and Data Address Generation Units Compare, Select and Store Unit 4 Internal Bus Pairs External Interface 5 Muxed GP I/O D(15-0) A(23-0) Program/Data Buses Timer Program/Data SRAM 128 K Words Program/Data SRAM 128 K Words Ch 0 Ch 1 Ch 2 Ch 3 Ch 4 Ch 5 DMA 8/16-bit Host Port Interface (HPI) Program/Data ROM 16K Words Program/Data ROM 16K Words Peripheral Bus RND, SAT 17 x 17 MPY 40-Bit Adder MAC Shifter 40-Bit Barrel (-16, 31) EXP Encoder 40-Bit ALU CMPS Operator (VITERBI) ALU Accumulators 40-Bit ACC A 40-Bit ACC B 8 Auxiliary Registers 2 Addressing Units Addressing Unit Multichannel Buffered Serial Port (McBSP) JTAG Test/ Emulation Control Multichannel Buffered Serial Port (McBSP) PLL Clock Generator S/W Waitstate Generator Power Management C5416 example

17 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 17 17x17 MAC Unit Saturation and Rounding Hardware Two 40-bit ACCs 40-bit ALU 40-bit Barrel Shifter Temporary Register Exponent Encoder Program and Data Address Generation Units Compare, Select and Store Unit 4 Internal Bus Pairs External Interface Central Processing Unit 12

18 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 18 What Problems Are We Trying To Solve? Data Read Buses Single-cycle MAC a n x n 3 n = 0 y 0 = Amplitude x4x4 x3x3 x2x2 x1x1 x0x0 Time z = x 2 + x 4 + x 3 + x 1 MAC A ALU B MAC *AR2+, *AR3+, B... Single-cycle ADD 10

19 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 19 C5402 Architecture Data Write A/D Bus (E) PC MACALU A B Addr Gen Data Read A/D Bus (C) Data Read A/D Bus (D) Program A/D Bus (P) Decode 11 MAC *AR2+, *AR3+, B...

20 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 20 C5402 Internal Memory and Buses ROM- 1 access per block per cycle DARAM- 2 accesses per block per cycle External- 1 access every other cycle Wait States are shown for 100MHz clock 4Kx16 0-wait ROM E Bus C Bus D Bus P Bus A D Extl Mem I/F 64Kx16 1-wait SRAM 256Kx16 7-wait FLASH 2x8Kx16 0-wait DARAM 5402DSK Memory Resources 14

21 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 21 C5402 DSK Data Memory MMRs SPRAM 8Kx16 DARAM Block 2 External 48Kx16 1-wait SRAM ~8Kx16 DARAM Block FFFF C5402 can access 64Kx16 data All internal accesses are 0-wait User should partition algorithm resources to avoid memory access conflicts Can access most CPU registers via memory-mapped locations (MMR) What internal peripherals are on the C5402 ? C5402 can also access 64Kx16 I/O 16

22 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 22 C5402 DSK Program Memory FFFF FFFF K DARAM Upper 48K Page 0 Flash 16K DARAM Upper 48K Page 3 Flash Program Memory DSK uses the following: C5402 can address up to 1Mx16 of program memory OVLY bit =1 : 16K DARAM mapped to ALL Program Mem Pages (access as data/prog) Allows access to 0-wait memory for code Only 256K of 1M total address reach of C5402 is physically implemented Lets take a closer look at the data memory resources... OVLY bit =0 on reset (all program is external) 15

23 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 23 Pipeline Drives Single-Cycle Performance X - execute instruction R - get operands from data mem A - generate data read address D - decode instruction F - get opcode from prog mem P - generate program address PFDARX P P P P P F F F F F DARX DARX DARX DARX DARX Full Pipeline Pipeline Phases Pipeline phases maximize hardware usage One instruction is retired EVERY cycle Dedicated loop control instructions (RPT and RPTB) available to reduce pipeline flushing How does the architecture support pipelining? 13 Technical Training Organization T TO

24 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 24 Peripheral Overview McBSP DMA Timers EHPI PLL GPIO Boot Pwr Down 2 Multi-Channel BSPs: Each offers up to 128-channel rcv/xmt 6-channels: facilitates transfers without CPU intervention Host Port Interface: 8-bit interface to host processor Boot Loader: Multiple ways to load program to volatile memory Two 20-bit timers: Can generate timed-based interrupts General Purpose I/O: 4 dedicated and 16 multipurpose pins Phase Locked Loop: software programmable Idle Modes: Power saving modes and features C54x CPU C5402 What does the DSK look like? 17 Technical Training Organization T TO

25 Romanin - Trestino Università degli studi di Padova Capitolo 1, Slide 25 McBSP C5402 McBSP DRR XSR DXR Event CPU DMA RBRRSR Clock & Frame Control Multi-Channel Control RINT XINT DR DX CLKR CLKX FSR FSX Data Bus DMA Bus Full duplex direct interface to codecs and other serial devices Max bit rate: 1/2 CPU Clock Rate Word length: 8-, 12-, 16-, 20-, 24-, 32-bit Multi-channel operation supports up to 128 channels Support for ulaw/A-law companding built in What is the CPU busy doing ? Technical Training Organization T TO 6


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