FlipFlop D Asincrono Il FlipFlop D è una rete sequenziale asincrona che si comporta da memoria. E' caratterizzato, nella versione più semplice, da 2 ingressi.

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1 FlipFlop D Asincrono Il FlipFlop D è una rete sequenziale asincrona che si comporta da memoria. E' caratterizzato, nella versione più semplice, da 2 ingressi (D e C) e un'uscita e ha il comportamento di mandare sull'uscita il segnale D, solo in presenza del fronte positivo dell'ingresso C; nelle altre configurazioni d'ingresso, l'uscita rappresenta la memoria del dispositivo, ovvero l'ultimo valore dell'ingresso D correttamente campionato. Tale dispositivo però nella forma più semplice non presenta le due uscite- una la negata dell'altra- caratteristiche dei flip-flop; per questo motivo in commercio ne esistono di più complessi che ovviano a questa mancanza.

2 Schematico Xilinx

3 Simulazione Behavioral La simulazione si interrompe dopo 450ns.

4 Behavioral – analisi del problema La compilazione dello schematico genera 2 warning relativi alle due retroazioni (combinatorial loop). Durante la compilazione viene generato automaticamente il codice vhdl corrispondente al funzionamento del dispositivo; in questo passaggio il sistema introduce tanti segnali interni quanti sono i diversi input/output delle porte logiche che lo compongono, tra i quali due segnali che rappresentano le uscite e vengono usati per gestire la retroazione (y2_dummy e z_dummy). La prima operazione che viene eseguita ad ogni sollecito degli ingressi è aggiornare le uscite z e y2 assegnandoli i valori dummy. Questa operazione genera un loop infinito che porta alla sospensione del programma. Considerando che la simulazione post-route funziona correttamente, ho pensato che il problema sia dato dallo scambio simulataneo (dovuto all'ipotetico ritardo 0 della behavioral) dei valori dummy, per particolari configurazioni d'ingresso e/o stati interni.

5 Simulazione Post-Route Dalla simulazione post-route si può calcolare il ritardo introdotto dalla rete sull'uscita: 7,5ns circa