Calorimetria ad Argon Liquido per SLHC Mauro Citterio INFN Milano

ATLAS Upgrade Organizational Schedule Atlas USG chiede entro ~ 1 anno: Letter of Intent  cambiamenti in ATLAS per SLHC ~ 2 anni: Technical Proposal  con alcune “opzioni” ancora possibili ~ 3 anni: Technical Design Reports of sub-systems Per poi essere pronti per Phase-II  La schedule ovviamente si adattera’ alle performance dei rivelatori e alla macchina LAr si e’ dato una organizzazione interna per identificare le risorse disponibili o interessate a contribuire all’upgrade di LAr “allinearsi” alle richieste di Atlas USG - in previsione delle Atlas Upgrade Weeks aggiornare le “specifiche”, minimizzando le opzioni e assegnando delle priorita’ - attraverso tre “gruppi di lavoro” - meeting regolari durante le LAr week

Organizzazione di LAr per l’upgrade Interesse di Milano

Modifiche sui rivelatori per SLHC Minimi cambiamenti Vista la struttura dei calorimetri ad Argon Liquido non e’ pensabile modificare o sostituire parti dell’apparato in fase I  Tutti i calorimetri in grado di funzionare fino alla fine della fase I  Potrebbe essere necessario “sostituire” il calorimetro forward (FCAL) in fase II ATLAS R&D: approvato ed in corso Il “charge build-up” influenza il tempo di deriva degli ioni Nuovo FCAL o nuovo Warm Cal come shield - “mini-LoI” in essere In generale si stanno studiando gli effetti dell’upgrade sul rivelatore per massimizzare le performance del rivelatore anche nelle nuove condizioni operative.

Modifiche all’elettronica da un upgrade di LHC Nessuna modifica aspettata durante la fase I Abbastanza “spares” a disposizione per affrontare l’ordinaria maintenance dell’esperimento a meno di failure inaspettate Alcuni elementi considerati “critici” in termini di affidabilita’ Low Voltage Power Supplies Molteplici modifiche necessarie per la fase II Molti componenti dell’elettronica di Front End dovranno operare oltre i limiti di funzionamento per i quali sono stati qualificati  a causa dei livelli di radiazione accumulati durante la precedente presa dati,  il “life cycle” di qualifica, 10 anni a 1034cm-2s-1, ~ 700 fb-1, e’ equivalente alla fine della fase I Se il futuro Front-end segue una “data handling” diverso dall’attuale allora anche l’elettronica di Back-end deve essere cambiata

Modifiche all’elettronica da un upgrade di LHC (2) Molti componenti del Front-end non potranno essere sostituiti con altri equivalenti, quando degradati - Le schede attuali utilizzano molti differenti componenti “commerciali” (COTs) - Vari tipi di ICs (DMILL, DMS e AMS) - I componenti e le tecnologie usate - saranno obsolete nei prossimi anni - NON sono sufficientemente rad-hard per fase II  non e’ un problema di avere abbastanza “spares” Le tensioni operative delle nuove tecnologie - non saranno compatibili con i valori attualmente usati - i low voltage power supplies, localizzati in area ostile, dovranno essere sostituiti e riprogettati Modificare una parte del sistema significa praticamente rifare tutto (FE) - per i calorimetri e’ necessario preservare le strutture esistenti (pedestals, crates, baseplanes, cooling system, etc.)  Occorrera’ rifare ~ 2500 schede + ~ 70 PS !!!!!

Come si intende procedere (dai primi meetings del working group) Follow ATLAS R&Ds (existing or new) Tailor them, when needed, to LAr needs Front-end electronics Redefine the architecture to reach a coherent proposal Support the existing R&Ds that have potentials SiGe and/or CMOS Integrated circuits in the Front-end Decide what technology is more appropriate and where Exploit the potential of an “all data out” scheme Digitalizzazione ad ogni bunch crossing ~100Gbps/board Minore latency (attualmente ~ 2.5µs) Se funziona allora Back-end Electronics (RODs) New architecture based on FPGA for signal and trigger reconstruction Interface to LV1 trigger system to be redefined (!) Optical link Commercial against custom solution to be compared Need to focus on > 10Gbs speed

Possibile interfaccia “LAr to L1calo” Perform level 1 trigger sum digitally LAr raw data are pre-processed on LAr ROD Pre-summed trigger tower information sent to L1calo Flexible granularity Level 1 latency study We could very likely control level 1 latency < 2.5μs Possible ATLAS wide level 1 latency increase Total Latency ~ 40 BC ~ 1us

Upgrade dell’architettura del front-end Present system Modifica della catena di acquisizione  Importante cambiamento nella parte analogica (illustrato in figura)  L’architettura priviliegia il trasferimento di tutti i dati gia’ digitalizzati fuori dal rivelatore  importante lo sviluppo di - Preamps + Shaper in un solo IC (in SiGe) - ADC veloci ad alto numero di bits (in CMOS) - link ottico veloce (progetti LOC2 o GBT) New read-out system

R&D su elettronica in SiGe Attenzione crescente verso SiGe per sviluppare readout analogici veloci Esempio: lo stadio di ingresso di amplificazione degli oscilloscopi a larga banda costruiti da Tektronix e da LeCroy sono realizzati in SiGe ILC R&D program in Europe interessa piu’ di un sottosistema in ATLAS Inner Detector: USCS, Barcelona LAr: BNL, Columbia Univ., Univ. of Penn., INFN-Milan, IN2P3 La tecnologia SiGe in grado di sostituire le tecnologie fino ad ora impiegate nella parte analogica della LAr FEB l’importanza di questa tecnologia per LAr e’ evidenziata nella “EoI” sottomessa allo “ATLAS High Luminosity Steering Group” R&D Towards the Replacement of the Liquid Argon Calorimeter Front End Electronics for the SLHC (ATU-RD-MN-0001 v.1, 11 February 2008) e dal programma di R&D gia’ approvato: Evaluation of Silicon-Germanium (SiGe) Bipolar Technologies for Use in an Upgraded ATLAS Detector (ATL-P-MN-0007, 18 June 2006) A queste iniziative il gruppo LAr di Milano ha aderito e partecipa l’interesse di Milano deriva dal fatto di aver contribuito in modo significativo allo sviluppo della presente architettura di front-end  fabbricati meta’ dei preamplificatori (ibridi) impiegati attualmente nell’elettronica di lettura del calorimetro Collaborazioni da sviluppare .... Fra i gruppi INFN, Frascati ha dimostrato interesse a SiGe Ci sono interessi anche di Universita’/Politecnici

Schema Temporale Il programma di R&D su SiGe e’ suddiviso in due fasi nella prima fase si deve valutare le performance e la resistenza alle radiazioni dei vari processi SiGe disponibili I processi che risultano piu’ “interessanti” sono IBM (8WL/8HP)  utilizzabile attraverso MOSIS IHP  usufruibili attraverso Europractice AMS  usufruibili attraverso Europractice In parallelo si progetteno singoli dispositivi e blocchi circuitali elementari con “layout ottimizzati” in termini di resistenza alle radiazioni nella seconda fase si passera’ a realizzare interi blocchi circuitali che possano essere considerati veri e propri prototipi dell’elettronica di front-end finale Questo programma di R&D dovrebbe concludersi entro massimo 3 anni “sincronizzato” con le altre attivita’ di riprogettazione e prototipizzazione dell’elettronica upgradata

Caratterizzazione tecnologica SiGe Caratterizazione di IBM 8WL 0.13μm SiGe BiCMOS Con dispositivi “standard” forniti da IBM Prima serie di irraggiamenti con Gamma, Neutroni e Protoni completati Misure di rumore ancora da completare ( Milano) Una struttura di test (Chiplet) sottomessa a Nov. 2008 dai collaboratori “8WL design kit transistors” una matrice di 8WL MOSFETs Le altre technologie NON sono ancora state testate sistematicamente Milano ha acquisito campioni a costo zero sta valutandone le caratteristiche DC VORREBBE valutarne le proprieta’ di rumore (misure ENC e in “frequenza” nel range di interesse) Misure di rumore in funzione della resistenza alle radiazioni sarebbero necessarie Test Structure Chiplet 2.7mm X 1.8mm

Analog Front-end: Preamp & Shaper (RC)2-CR Preamp out 0-700μA into preamp (RC)2 10X Shaper Primo prototipo in tecnologia IBM (Nov. 2008) Preamp Very low noise ~0.25nV/√Hz, high dynamic range Based on low noise line-terminating preamplifier circuit topology presently used in ATLAS LAr calorimeter Shaper Fully differential Robust performance in low signal environment, excellent pickup rejection on and off chip Explored several low power non feedback approaches, none satisfied noise and linearity simultaneously Progetto simile ANCORA DA FINALIZZARE in AMS e/o IHP Simulazione in fase avanzata Matrice di transistori per test di riferimento LAr Chiplet 2mm X 2mm

Richieste Per la caratterizzazione delle tecnologie Realizzazione di una facility di test Progettazione e realizzazione di PCB Componentistica varia Schede di interfaccia/acquisizione/memorizzazione  ~ 7 Keuro Test con radiazioni Protoni al TSL di Uppsala (~ 2.1014p/cm2) Tempo fascio (~11 ore) + set-up dedicato  ~ 11 Keuro Partecipazione ad una nuova sottomissione di un test chip Insieme con le altre istituzioni La schema temporale dipende dai risultati sul primo test chip IBM Possibile una sottomissione fine 2009, inizio 2010  ~ 15 Keuro