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Politecnico di Milano Bistabili Calcolatori Elettronici.

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Presentazione sul tema: "Politecnico di Milano Bistabili Calcolatori Elettronici."— Transcript della presentazione:

1 Politecnico di Milano Bistabili Calcolatori Elettronici

2 2 Sommario Introduzione Il concetto di tempo Il concetto di stato Bistabili asincroni Bistabili sincroni Trasformazioni Bistabili Master-Slave Registri

3 3 Introduzione I circuiti digitali possono essere classificati in due categorie Circuiti combinatori Il valore delle uscite ad un determinato istante dipende unicamente dal valore degli ingressi in quello stesso istante. Circuti sequenziali Il valore delle uscite in un determinato istante dipende sia dal valore degli ingressi in quell’istante sia dal valore degli ingressi in istanti precedenti Per definire il comportamento di un circuito sequenziale è necessario tenere conto della storia passata degli ingressi del circuito La definizione di circuito sequenziale implica due concetti: Il concetto di tempo Il concetto di stato

4 4 Il concetto di tempo Un segnale elettrico è una tesione variabile nel tempo I seganli binari sono rappresentati tipicamente mediante due livelli di tensione di un segnale elettrico. 0 Vdd Vdd/2 t 0 Vdd Vdd/2 t

5 5 Il concetto di tempo Il segnale binario è un segnale variabile con continuità In un intervallo di tempo t=t 1 -t 0 il segnale assume infiniti valori, corrispondenti agli infiniti istanti tra t 0 e t 1 Si ricorre al concetto di tempo discreto in cui il numero di istanti discreti in un intervallo t=t 1 -t 0 è finito 0 Vdd Vdd/2 t t 0 1

6 6 Il concetto di tempo Il valore del segnale elettrico viene letto o campionato in istanti determinati Gli istanti in cui deve essere campionato il segnale elettrico sono scanditi da un apposito segnale detto clock Un clock ha le seguenti caratteristiche: E’ un segnale binario E’ un segnale periodico Fronte di discesa Fronte di salita Periodo 1 0

7 7 Il concetto di tempo Nel periodo T CK, o ciclo di clock, il segnale assume: Il valore logico 1 per un tempo T H Il valore logico 0 per un tempo T L Il rapporto T H / T CK è detto duty-cycle Il passaggio dal valore 0 al valore 1 è detto fronte di salita Il passaggio dal valore 1 al valore 0 è detto fronte di discesa Fronte di discesa Fronte di salita Periodo T CK TLTL THTH 1 0

8 8 Il concetto di stato Le uscite di un circuito sequenziale dipendono da tutta la storia degli ingressi Questo aspetto viene formalizzato grazie al concetto di stato Lo stato di un circuito sequenziale: E’ un insieme di variabili di stato Contiene tutta l’informazione necessaria a descrivere il comportamento passato del circuito Contiene tutta l’informazione necessaria a definire il comportamento futuro del circuito

9 9 Il concetto di stato Il concetto di stato è legato al concetto di tempo discreto Lo stato di un circuito deve essere aggiornato ad ogni istante del tempo discreto, ovvero ad ogni ciclo di clock Lo stato di un circuito ad un dato istante t k dipende: dagli ingressi all’istante t k dallo stato precedente, ovvero dallo stato al tempo t k-1 Lo stato di un circuito deve essere pertanto memorizzatoù A tale scopo si utilizzano degli elementi di memoria detti bistabili

10 10 Bistabili asincroni Il termine bistabili deriva dal fatto che tali elementi possono assumere solo due valori: 0 e 1 Esistono diversi tipi di bistabili che differiscono per il numero di ingressi e per il comportamento Bistabili sincroni: Sono dotati di un ingersso di sincronismo Modificano il loro stato in corrispondenza del seganle di sincronismo Bistabili asincroni Non sono dotati di un ingresso di sincronismo Modificano il loro stato rispondendo direttamente alle variazioni dei segnali di ingresso

11 11 Bistabili asincroni Un primo esempio di bistabile è il seguente: S C Q Q S C t0t0 Q 1 2 t1t1 t2t2 t3t3 t4t4 Q

12 12 Bistabili asincroni Tempo t= t 0 =0 si ponga S=0, C=0 e si immagini che Q=0 e /Q=1 Tempo t=t 1 : si ponga S=1 La porta 1 ha in ingresso 1,0 e in uscita, al tempo t 2, /Q=0 Tempo t=t 2 La porta 2 ha in ingresso 0,0 e in uscita, al tempo t 3, Q=1 Tempo t= t 3 La porta 1 ha in ingresso 1,1 e quindi mantiene l’uscita a /Q=0 La porta 2 ha in ingresso 0,0 e quindi mantiene l’uscita a Q=1 Tempo t= t 4 : si ponga S=0 La porta 1 ha in ingresso 0,1 e quindi mantiene l’uscita /Q=0 La porta 2 ha in ingresso 0,0 e quindi mantiene l’uscita a Q=1 Il circuito è stabile nello stato Q=1, /Q=0

13 13 Bistabili asincroni Tempo t= t 5 : si ponga C=1 con Q=1 e /Q=0 La porta 2 ha in ingresso 1,0 e in uscita, al tempo t 6, Q=0 Tempo t=t 6 La porta 1 ha in ingresso 0,0 e in uscita, al tempo t 7, /Q=1 Tempo t=t 7 La porta 2 ha in ingresso 1,1 e quindi mantiene l’uscita a Q=0 La porta 1 ha in ingresso 0,0 e quindi mantiene l’uscita a /Q=1 Tempo t= t 8 : si ponga C=0 La porta 2 ha in ingresso 0,1 e quindi mantiene l’uscita a Q=0 La porta 1 ha in ingresso 0,0 e quindi mantiene l’uscita a /Q=1 Il circuito è stabile nello stato Q=0, /Q=1

14 14 Bistabili asincroni Si nota che un valore 1 sull’ingresso S: Porta le uscite allo stato stabile Q=1, /Q=0 Riportando a 0 l’ingresso S lo stato delle uscite non cambia Si nota che un valore 1 sull’ingresso C: Porta le uscite allo stato stabile Q=0, /Q=1 Riportando a 0 l’ingresso C lo stato delle uscite non cambia Si nota che un valore 0 sugli ingressi S e C Non modifica lo stato delle uscite Si verifica sperimentalmente che un valore 1 su gli ingressi S e C Porta il circuito in uno stato instabile e quindi indeterminato

15 15 Bistabili asincroni Il circuito in esame viene detto bistabile SC I seganli S e C prendono il nome di Set e Clear, rispettivamente Le due uscite Q e /Q non sono in realtà distinte in quanto sono sempre complementari Si è visto che le variazioni sulle uscite si verificano sempre in corrispondenza di una variazione dei segnali di ingresso dal valore logico 0 al valore logico 1 Si dice che il bistabile è sensibile al fronte di salita Il comportamento di un bistabile può essere rappresentato come: Diagramma dei tempi Mappa di Karnaugh Tabella delle transizioni

16 16 Bistabili asincroni Mappa di Karnaugh: Tabella delle transizioni: x x 1 SC Q S C Q’ 0 0 Q X Q’ = S + /CQ

17 17 Bistabili asincroni Nella tabella delle transizioni si indica con: Q l’uscita all’istante corrente e si dice stato presente Q’ l’uscita all’istante successivo e si dice stato prossimo In generale una tabella delle transizioni riporta: Ingressi Stato presente Stato prossimo Uscite Nel caso di una tabella delle transizioni di un bistabile l’uscita coincide con lo stato e viene quindi omessa.

18 18 Bistabili sincroni I bistabili sincroni sono elementi di memoria ottenuti dai bistabili asincroni aggiungendo un segnale di sincronismo T. Si deve fare in modo che il circuito risponda ad un fronte del segnale T e non ai fronti dei segnali di ingresso Bistabile SC sincrono: bistabile SCT S C Q Q T

19 19 Bistabili sincroni I segnali di ingresso S e C vengono propagati al bistabile SC asincrono solo quando il segnale si sincronismo T vale 1 La Mappa di Karnaugh del bistabile SCT è quindi: x x 1 SC TQ x x 1 Q’ = /TQ + T(S + /CQ) La forma dell’equazione indica chiaramente che quando: T=0 il bistabile mantiene lo stato presente T=1 il bistabile si comporta come il bistabile asincrono SC

20 20 Bistabili sincroni I bistabili SC ed SCT non assumono uno stato determinato quando S=C=1 e questo fatto complica il progetto delle reti in cui il bistabile è utilizzato Tale problema viene risolto dai bistabili JK (e JKT), il cui comportamento è il seguente: J=0, K=0: Lo stato prossimo è uguale allo stato presente J=1, K=0: Lo stato prossimo è 1 J=0, K=1: Lo stato prossimo è 0 J=1, K=1: Lo stato prossimo è il complemento dello stato presente Per il bistabile sincrono JKT valgono le stesse considerazioni già fatte per il bistabile SCT.

21 21 Bistabili sincroni Dalla descrizione del comportamento si ricava la mappa: JK TQ Q’ = /TQ + T(J/Q + /KQ) La corrispondente tabella delle transizioni è, per T=1: J K Q’ 0 0 Q /Q

22 22 Bistabili sincroni Un altro tipo di bistabile sincrono è il bistabile DT, il cui comportamento è il seguente: Un fronte di salita su T traferisce il valore dell’ingresso D all’uscita In assenza di un fronte di salita su T il valore dell’uscita non cambia La mappa di Karnaugh è: DT Q Q’ = DT + /TQ La corrispondente tabella delle transizioni è: T Q’ 0 Q 1 D

23 23 Bistabili sincroni Infine esiste un ultimo tipo di bistabile sincrono: il bistabile T, il cui comportamento è il seguente: Un fronte di salita su T provoca la commutazione dell’uscita In assenza di un fronte di salita su T il valore dell’uscita non cambia La mappa di Karnaugh è: T Q Q’ = T/Q + /TQ La corrispondente tabella delle transizioni è: T Q’ 0 Q 1 /Q

24 24 Bistabili sincroni I simboli standard per i bistabili descritti sono i seguenti: SCT S C T /Q Q SC S C /Q Q JKT K J T /Q Q JK K J /Q Q DT /Q Q T D T Q T asincroni sincroni Set / Clear J K DataToggle

25 25 Trasformazioni Spesso si hanno a disposizione bistabili di un dato tipo ma si ha la necessità di utilizzare bistabili di un tipo differente La capacità di memoria di tutti i bistabili è la stessa E’ possibile trasformare un bistabile sorgente in uno destinazione grazie ad una rete puramente combinatoria Siano: a, b,...: gli ingressi del bistabile sorgente A,B,...: gli ingressi del bistabile destinazione Il problema consiste nel determinare i segnali da applicare agli ingressi a, b,... in modo da provocare sulle uscite Q e /Q del bistabile sorgente il comportamento del bistabile destinazione

26 26 Trasformazioni I segnali da applicare agli ingressi di un bistabile prendono il nome di eccitazioni Le eccitazioni a, b,... dipendono dai segnali A, B,... e dallo stato presente Q In pratica si tratta di sintetizzare le equazioni: a = a(A, B,..., Q ) b = a(A, B,..., Q ) A tale scopo è utile rappresentare il comportamento di un bistabile attraverso la tabella delle eccitazioni La tabella riporta, per ogni possibile coppia stato presente – stato prossimo, gli ingressi che provocano la transizione

27 27 Trasformazioni La tabella delle eccitazioni per un bistabile SC è la seguente La tabella delle eccitazioni non aggiunge informazione alle rappresentazioni già viste del comportamento di un bistabile Q Q’ S C x x 0

28 28 Trasformazioni Si voglia realizzare un bistabile JKT a partire da un bistabile SCT Si dovrà realizzare un circuito la cui struttura è la seguente: S C T /Q Q c a b C A BRete K J T Q /Q E’ intuitivo che i segnali di sincronismo coincidono e quindi il segnale T del JKT può essere applicato direttamente allo SCT Si possono quindi considerare gli equivalenti asincroni SC e JK

29 29 Trasformazioni Si devono ricavare le funzioni: S = S(J, K, Q) C = C(J, K, Q) Per ogni possibile terna (Q,J,K) di segnali del bistabile JK: Si individua lo stato prossimo Q’ Si individua la coppia di eccitazioni S e C del bistabile SC che produce la transizione Q  Q’ Si riportano le eccitazioni S e C su una mappa di Karnaugh avente come variabili d’ingresso Q, J, K Si sintetizzano le funzioni descritte dalle mappe ottenute con tale procedimento

30 30 Trasformazioni Il comportamento del bistabile JK è descritto dalla mappa: JK Q Q Q’ S C x x 0 Q’ x 0x x x0 JK Q S, C

31 31 Trasformazioni La mappa ottenuta porta alle funzioni: S = S(J, K, Q) = /QJ C = C(J, K, Q) = QK Il circuito di trasformazione cercato è quindi: SCT C S T /Q Q J K T Q

32 32 Bistabili Master-Slave Le porte che costituiscon un bistabile introducono, nella realtà fisica, dei ritardi di propagazione dei segnali Tali ritardi possono compromettere il funzionamento corretto dei bistabili visti fino a questo punto Per questo motivo sono stati sviluppati i bistabili master-slave: SCT C S T /Q Q SCT C S T /Q Q S C T Q MasterSlave

33 33 Bistabili Master-Slave Particolarmente pratici nelle applicazioni sono i bistabili master- slave di tipo DT, detti anche Flip-Flop D (DFF) In figura è riportato il loro schema ed il simbolo comunemente adottato DT T D /Q Q DT T D /Q Q D T Q MasterSlave DFF D /Q Q

34 34 Registri Un registro è un elemento di memoria E’ composto da bistabili E’ in grado di memorizzare un insieme di bit L’informazione memorizzata in un registro prende il nome di parola Benché si possano utilizzare bistabili di diversi tipi per realizzare registri, quelli usati comunemente sono bistabili DT master-slave Caricamento Lettura

35 35 Registri I registri si distinguono sulla base dei seguenti aspetti: Modalità di caricamento dati Parallelo Seriale Modalità di lettura dati Parallelo Seriale Operazioni sui dati: Scorrimento a destra Scorrimento a sinistra Scorrimento circolare

36 36 Registri Registro parallelo-parallelo a 4 bit D /Q QD QD Q D0D1D3 Q0Q1Q3 Clock D /Q Q D2 Q2

37 37 Registri Registro serie-serie a 4 bit (Shift Register) D /Q QD QD Q DQ Clock D /Q Q

38 38 Registri Registro serie-parallelo a 4 bit D /Q QD QD Q D Q0Q1Q3 Clock D /Q Q Q2

39 39 Registri Registro parallelo-serie a 4 bit D /Q QD QD Q D0D1D3 0 Q Clock D /Q Q D2 Store/Read

40 40 Registri Registro circolare a 4 bit D /Q QD QD Q D0D1D3 Q Clock D /Q Q D2 Store/Read


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