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Cosa è un DAC? Digital-to-Analog converter dispositivo mixed signal: o Input digitale (parola a n bit) o Output analogico: tensione o corrente.

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Presentazione sul tema: "Cosa è un DAC? Digital-to-Analog converter dispositivo mixed signal: o Input digitale (parola a n bit) o Output analogico: tensione o corrente."— Transcript della presentazione:

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7 Cosa è un DAC? Digital-to-Analog converter dispositivo mixed signal: o Input digitale (parola a n bit) o Output analogico: tensione o corrente output analogico (Vout) D[n-1] VrefVcc D[n-2] D[0] gnd Convertitore D/A

8 La tensione di output è output analogico (Vout) D[n-1] VrefVcc D[n-2] D[0] gnd Convertitore D/A

9 Cosa fa esattamente un DAC? Per un DAC a 3 bit ci sono 8 possibili codici di input D[2..0] Vout 000 0V 001 1V 010 2V 011 3V 100 4V 101 5V 110 6V 111 7V output analogico (Vout) D[2] Vref (8V)Vcc D[1] D[0] gnd Convertitore D/A

10 Il DAC sulla scheda di laboratorio REFA, REFB, REFC, REFD Tensioni di riferimento fissate a 2.5 V DACA, DACB, DACC, DACD Tensioni di output VDD LDAC DACA DACB DACC DACD LOAD 4 DAC in un singolo chip: GND REFA REFB REFC REFD DATA DCLK

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12 VDD LDAC DACA DACB DACC DACD LOAD GND REFA REFB REFC REFD DATA DCLK DATA, LDAC, LOAD, DCLK Segnali di Input per programmare il DAC configurazione FPGA Sono controllati dalla FPGA

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19 DCLK DATA A1A0RNG D7 D6D5D4D3D2D1D0 Il codice digitale a 8 bit viene trasmesso dalla FPGA al DAC in modo seriale tramite la linea DATA assieme a un treno di impulsi di sincronizzazione lungo la linea DCLK Protocollo di configurazione (circuito da implementare nella FPGA) Identificatore del DAC: A1A0 = 00 DAC0 A1A0 = 01 DAC1 A1A0 = 10 DAC2 A1A0 = 11 DAC3 Codice digitale (è trasmesso prima il MSB) La tensione di output è 11 impulsi

20 DCLK DATA A1A0RNG D7 D6D5D4D3D2D1D0 Il codice digitale a 8 bit viene trasmesso dalla FPGA al DAC in modo seriale tramite la linea DATA assieme a un treno di impulsi di sincronizzazione lungo la linea DCLK Le linee LDAC e LOAD sono usate dal DAC per caricare i bit ricevuti lungo la linea DATA in un registro interno e per aggiornare la tensione di output LDAC LOAD Sempre basso La tensione di output viene aggiornata con questo impulso

21 DAC_interface DCLK DATA LDAC LOAD clk res SW0 Una macchina a stati parte quanto SW0 viene premuto (segnale di inizio configurazione) oGenera un treno di 11 impulsi DCLK oSuccessivamente genera un impulso LOAD La linea LDAC è tenuta sempre bassa La parola in ingresso D[7..0] deve essere serializzata: su ogni fronte di salita di DCLK viene messo un nuovo bit (il primo trasmesso è il MSB) D[7..0] DAC_interface A[1..0]

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24 Cosa è un ADC? Analog-to-Digital Converter dispositivo mixed signal: o Input analogico (tensione o corrente) o Output digitale: parola a n bit Input analogico (Vin) Out[n-1] VrefVcc Out[n-2] Out[0] gnd Convertitore A/D

25 Può essere considerato un partitore o Loutput ci dice: che frazione di Vref è linput Vin? o Output: Input analogico (Vin) Out[n-1] VrefVcc Out[n-2] Out[0] gnd Convertitore A/D

26 Cosa fa esattamente un ADC? Per un ADC a 3 bit ci sono 8 possibili codici di output Input analogico (Vin) Out[2] Vref(8V)Vcc Out[1] Out[0] gnd Convertitore A/D Vin Out[2..0] Esempio: se Vin=5.5 V e Vref=8 V Out[2..0] = 101

27 Risoluzione LADC risolve due tensioni diverse se differiscono per più di 1 V producendo due codici diversi La risoluzione dellADC è 1 V (Vref/2 3 ) Input analogico (Vin) Out[2] Vref(8V)Vcc Out[1] Out[0] gnd Convertitore A/D Vin Out[2..0] Il bit meno significatico (LSB) rappresenta 1 V

28 La risoluzione di un ADC dipende dal numero di bit e da Vref: Fissata Vref, maggiore è il numero di bit, migliore è la risoluzione. Se n=8 (anzichè n=3) la risoluzione sarebbe 8/2 8 ~31 mV La tensione Vref determina il range dinamico dellADC A parità di bit, minore è la tensione Vref, più fine è la suddivisione dellintervallo Vref(=Vin max)-0 per cui la risoluzione migliora. Ad esempio, se Vref=0.8 (anzichè 8 V) la risoluzione sarebbe 100 mV. Il miglioramento va però a scapito del range dinamico. formulazione alternativa: (fissata Vref) la risoluzione di un ADC è il numero di bit. Risoluzione e range dinamico

29 ADC tracking Descrizione a grandi linee: il codice a 8 bit di un contatore viene convertito da un DAC in una tensione analogica che viene quindi confrontata con la tensione di input. Il contatore viene incrementato fino a quando la tensione del DAC raggiunge quella in input. A questo punto il conteggio raggiunto dal contatore è il codice richiesto.

30 Contatore a 8 bit FPGA DAC interface count[7..0] DCLK DATA LDAC LOAD Vanno ai DAC DAC Vanalog Vin comp sm_ADC CNT_EN Start_conv comparatore ADC tracking: implementazione comp Tensione in ingresso da convertire

31 Il comparatore (analogico) confronta due tensioni e produce in output un segnale logico: Se Vin > Vanalog comp = 0 Se Vin < Vanalog comp = 1 Collegamento comparatore- ADC

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33 Soluzione alternativa: aspetta che linterfaccia del DAC asserisca il segnale LOAD che va al DAC

34 si ripete il ciclo

35 ADC[7..0] è collegato a due cifre del display

36 Per uneventuale nuova conversione Le macchine a stati vanno disegnate usando verilog

37 Altri dettagli Si deve impiegare il terzo DAC (CMREF) corrispondente ad A[1..0]=10 Vref dei DAC fissa Vref dellADC. Nella scheda Vref = 2.5 V Il comparatore è un amplificatore operazionale (più dettagli in seguito) Vin (COM_IN) può provenire da un generatore di tensione tramite un connettore LEMO

38 Limitazioni dellADC tracking La limitazione principale è che è lento: Poichè il contatore parte sempre da zero, Il tempo di conversione è variabile Maggiore è Vin maggiore è il tempo di conversione: se Vin = Vref è necessario ripetere il ciclo di incremento del contatore 256 volte!

39 START_CONV: inizio conversione. Nel SAR viene caricata la parola (solo il MSB = 1) Se Vin >VD il controllore mantiene MSB a 1 e carica un altro 1 nel bit immediatamente successivo. Se, invece Vin < VD il controllore pone MSB a 0 e carica un 1 nel bit immediatamente successivo. La nuova parola viene caricata nel SAR e l'uscita del DAC viene aggiornata. Lalgoritmo descritto per il bit MSB viene ripetuto in modo identico per tutti gli altri bit. ADC ad approssimazioni successive

40 Visualizzazione della conversione sul display

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42 Visualizzazione della tensione in decimale

43 Può essere implementata con una ROM: Input a 8 bit (256 righe di memoria) Output a 12 bit

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45 La variabile temporale In generale i segnali del mondo reale hanno una qualche dipendenza dal tempo Nel processo di conversione A/D ci interessa ricostruire questa dipendenza dal tempo Campionamento del segnale

46 Input analogico Sample and Hold Linput analogico non va direttamente allADC. Entra prima in un circuito che campiona il segnale a un certo istante e quindi lo tiene congelato per tutto il tempo richiesto dalla conversione Il campionamento trasforma il tempo da continuo a discreto ADC Output digitale LADC trasforma il segnale analogico quantizzato nel tempo in un codice digitale (segnale quantizzato)

47 Nei sistemi più semplici linput analogico è collegato direttamente allADC ADC Output digitale Questo va bene se il segnale varia nel tempo molto più lentamente del tempo richiesto dallADC per effettuare la conversione Input analogico In ogni caso, è il tempo di conversione che quantizza il tempo

48 Rumore del segnale di input Il segnale di input può essere affetto da un certo rumore: Consideriamo ad esempio un sensore a pixel (diodo a semiconduttore p-n) Una fotone che attraversa il semiconduttore cede parte della sua energia a degli elettroni che vengono eccitati in banda di conduzione. Il moto delle coppie elettrone-buca nel campo elettrico presente allinterno del semiconduttore produce un segnale elettrico. In generale il numero di coppie prodotto da fotoni aventi la stessa energia e attraversanti lo stesso spessore di silicio fluttua I vari elementi di circuito attraverso cui il segnale passa possono introdurre altro rumore.

49 Errore di quantizzazione della tensione Al crescere della tensione di input cresce anche lerrore fino a quando cambia il codice

50 Aggiungiamo un offset pari a 1/2LSB allinput Abbiamo un errore pari a ±1/2LSB

51 _ Segnale dopo il S/H Errore di quantizzazione in un segnale variabile Output digitale Errore di quantizzatione

52 Lerrore di quantizzazione appare come un rumore casuale. La quantizzazione aumenta lerrore casuale del segnale Il rumore associato alla quantizzazione è la deviazione standard di questa distribuzione Consideriamo un gran numero di segnali di input variabili nel tempo in modo diverso. La differenza fra il valore del segnale di input e il valore corrispondente al codice a n bit (trasformato in valore analogico da un DAC ad esempo) segue una distribuzione uniforme fra zero e la tensione corrispondente a un LSB (Vref/2 n ).

53 Dobbiamo considerare una distribuzione con densità di probabilità altrove La condizione di normalizzazione fissa c: Il valor medio è

54 La varianza è La deviazione standard è

55 Riassunto delle caratteristiche di questo rumore: oDistribuito uniformemente nellintervallo 0-LSB (o ±1/2LSB) oDeviazione standard 1/sqrt(12)LSB=0.29LSB Esempio: Segnale analogico di ampiezza massima 1 V con rumore casuale di 1.0 mV Conversione A/D a 8 bit 1mV = LSB Rumore di quantizzazione = 0.29 LSB Rumore totale delloutput digitale Aumento del 50% del rumore già presente nel segnale

56 Lerrore di quantizzazione diminuisce aumentando il numero di bit La conversione di un segnale anaogico con un ADC a o8 bit aggiunge un errore rms 0.29/256 ~ 1/900 del valore di fondo scala o12 bit aggiunge un errore rms 0.29/4096 ~ 1/14000 del valore di fondo scala o16 bit aggiunge un errore rms 0.29/65536 ~ 1/ del valore di fondo scala Il numero di bit determina la precisione dei dati. La decisione sul numero di bit necessari dipende da: oQuanto rumore è già presente nei dati oQuanto rumore può essere tollerato nel segnale digitale

57 Quando lerrore di quantizzazione non può essere trattato statisticamente: Segnale che in diversi campionamenti dà sempre lo stesso output digitale la differenza non fluttua ma appare come un effetto sistematico

58 Il teorema di campionamento Criterio di Nyquist o Shannon: per avere una corretta ricostruzione del segnale, la frequenza di campionamento deve essere almeno due volte la frequenza massima del segnale

59 Un criterio simile vale per il campionamento nello spazio: Consideriamo un sensore che ricostruisce unimmagine


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