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Metodi per la misura di intervalli temporali con una risoluzione del picosecondo Salvatore Loffredo 18 maggio 2007.

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Presentazione sul tema: "Metodi per la misura di intervalli temporali con una risoluzione del picosecondo Salvatore Loffredo 18 maggio 2007."— Transcript della presentazione:

1 Metodi per la misura di intervalli temporali con una risoluzione del picosecondo Salvatore Loffredo 18 maggio 2007

2 Indice : La terminologia e i parametri tecnici caratteristici di un TDC La terminologia e i parametri tecnici caratteristici di un TDC Metodi di misura e di interpolazione Metodi di misura e di interpolazione Interpolazione mediante lutilizzo di Field Programmable Gate Array Interpolazione mediante lutilizzo di Field Programmable Gate Array Caratteristiche di disegno Caratteristiche di disegno Confronto delle prestazioni di differenti TDC realizzati con diverse tecnologie Confronto delle prestazioni di differenti TDC realizzati con diverse tecnologie Conclusioni Conclusioni

3 Principali prestazioni e parametri delle misure di tempo di volo (TOF) Principali prestazioni e parametri delle misure di tempo di drift

4 Misura di un intervallo temporale Parametri che caratterizzano un TDC: range di misura range di misura precisione precisione risoluzione risoluzione non linearità differenziale (DNL) e integrale (INL) non linearità differenziale (DNL) e integrale (INL) tempo morto tempo morto velocità di lettura velocità di lettura

5 Funzione di trasferimento ideale e reale di un TDC a 10 bit Non linearità differenziale: Non linearità integrale: IdealeReale

6 Metodo del contatore Risoluzione uguale al periodo del clock Lungo intervallo di misura Lerrore massimo di una singola misura può raggiungere quasi ±

7 Lerrore sulla misura è diminuito di Per modalità di utilizzo multihit è preferibile campionare le uscite del contatore negli istanti di start e stop Metodo del contatore Hewlett-Packard 1970, Time interval averaging

8 Metodi utilizzati per realizzare TDC con elevata risoluzione: Stretching temporale (A) seguito dal metodo del contatore (D) Stretching temporale (A) seguito dal metodo del contatore (D) Doppia conversione: tempo-ampiezza (A) seguita dalla conversione standard analogico-digitale (A/D) Doppia conversione: tempo-ampiezza (A) seguita dalla conversione standard analogico-digitale (A/D) Il metodo di Vernier con due oscillatori (D) Il metodo di Vernier con due oscillatori (D) Conversione tempo-digitale utilizzando delle linee di ritardo (D) Conversione tempo-digitale utilizzando delle linee di ritardo (D) Il metodo di Vernier con una linea di ritardo differenziale che comprende due linee di ritardo (D) Il metodo di Vernier con una linea di ritardo differenziale che comprende due linee di ritardo (D) In generale i metodi analogici classici sono più difficili da implementare in un ASIC, sono più sensibili alla temperatura ed hanno un tempo di conversione più lungo In generale i metodi analogici classici sono più difficili da implementare in un ASIC, sono più sensibili alla temperatura ed hanno un tempo di conversione più lungo

9 Stretching temporale Fattore di stretch: Tempo di scarica: Tempo totale: Risoluzione: Conversione analogico/analogico/digitale Risultato di una misura: Circuiti discreti a basso costo Risoluzione fino a 10 ps Risoluzione fino a 50 ps, Chen et al., 2006 In tecnologia 0.35 μm CMOS Doppio stadio di stretchingRisoluzione fino a 1 ps Kalisz et al.,1987 Tempi di conversione lunghi

10 Conversione tempo-ampiezza Conversione analogico/analogico/digitale Risultato di una misura: Risoluzione: Ottime risoluzioni, basso errore di quantizzazione Ottime risoluzioni, basso errore di quantizzazione Bassi tempi di conversione, caratteristici dellADC Bassi tempi di conversione, caratteristici dellADC Errore di linearità e di precisione superiori alla risoluzione Errore di linearità e di precisione superiori alla risoluzione Circuiti discreti a basso costoRisoluzione da 1 a 20 ps Kostamovaara et al, 1998 Kalisz et al., 1994 Risoluzione fino a 32 ps, Raisanen et al., 2006 In tecnologia 0.8 μm Bi-CMOS

11 Metodo di Vernier Risoluzione: Risultato di una misura: Se Tempo di conversione massimo: Buone risoluzioni Buone risoluzioni Tempi di conversione elevati Tempi di conversione elevati Risoluzione fino a 1 ps, Otsujy, 1993 In tecnologia Si Bipolare See

12 Conversione temporale mediante linee di ritardo, TDC Flash HP5371A Stephenson, 1989 Risoluzione 200 ps 0.8 μm CMOS Gorbics et al., 1997 Risoluzione 46.9 ps 0.25 μm CMOS Mota et al., 2000 Risoluzione 24.4 ps 0.6 μm CMOS Mantyniemi et al., 2002 Risoluzione 29.6 ps 0.35 μm CMOS Jansson et al., 2006 Risoluzione 12.5 ps

13 Vernier differenziale Tempo morto massimo Tempo massimo misurabile Tempo di propagazione della linea Risoluzione Buone risoluzioni Buone risoluzioni Tempi di conversione elevati Tempi di conversione elevati Risoluzione fino a 5 ps, Dudek et al., 2000 In tecnologia 0.7 μm CMOS Se e se

14 Interpolazione di Nutt Risoluzione TDC start Risoluzione TDC stop Nutt, 1968 Risoluzione uguale a quella dei TDC a breve range Lungo intervallo di misura, limitato dai bit del contatore Risoluzione fino a 100 ps, contatore e Vernier differenziale, Kalisz et al., 2000 In tecnologia 0.65 μm CMOS FPGA QuickLogic Risoluzione fino a 70 ps, contatore e linee di ritardo, Wu et al., 2006 In tecnologia 0.65 μm CMOS FPGA Xilinx

15 TDC in Field Programmable Gate Array Linea di ritardo Vernier in FPGA, Kalisz et al., 2000 Tempo massimo misurabile dal Vernier Risoluzione 128 celle utilizzate del dispositivo FPGA della famiglia pASIC2 della QuickLogic Interpolazione allinterno del periodo del segnale di clock (100 MHz, 10 ns) Tempo morto massimo

16 TDC in Field Programmable Gate Array Interpolazione allinterno del periodo del segnale di clock (96 MHz, 10.4 ns) 144 celle utilizzate del dispositivo FPGA della famiglia Virtex II della Xilinx Risoluzione Linea di ritardo in FPGA, Wu et al., 2006 Tempo morto indipendente dallintervallo temporale misurato

17 TDC in Field Programmable Gate Array Linea di ritardo in FPGA, Wu et al., 2006 Non linearità della conversione introdotta dallo skew della rete di distribuzione del segnale di clock Skew massimo del segnale di clock=64 ps Non linearità della conversione introdotta dalla disposizione delle risorse logiche allinterno dellFPGA

18 TDC in Field Programmable Gate Array Linea di ritardo in FPGA, Xilinx Virtex 5 Tempo di propagazione tra lingresso CIN e luscita COUT della slice=90 ps Skew massimo del segnale di clock allinterno di una regione di clock=12 ps

19 Device Clock Manager (DCM) Il DCM interno alla Virtex 5 consente di moltiplicare il segnale di clock di riferimento Il DCM interno alla Virtex 5 consente di moltiplicare il segnale di clock di riferimento Il DCM genera quattro repliche del segnale di clock sfasate luna rispetto allaltra di 90° Il DCM genera quattro repliche del segnale di clock sfasate luna rispetto allaltra di 90° Si raggiungono risoluzioni del contatore coarse pari ad 1/4 del periodo di clock Si raggiungono risoluzioni del contatore coarse pari ad 1/4 del periodo di clock

20 Correzione della non linearità, Kalisz, ) Identificare la non linearità utilizzando dei treni di impulsi casuali, effettuare N misure per realizzare un istogramma per gli M canali Contenuto ideale di ogni canale: Ma in un caso reale: 2) Utilizzare dei vettori di correzione, contenenti M valori di INL

21 Precisione del TDC, Mantyniemi, 2004 Jitter del segnale di start Jitter del segnale di stop Errore di quantizzazione Jitter del segnale di clock di riferimento Deviazione standard dellINL dellinterpolatore di start Deviazione standard dellINL dellinterpolatore di stop

22 Confronto delle prestazioni:

23 Conclusioni: Sono state presentate varie architetture di TDC presenti in letteratura Sono state presentate varie architetture di TDC presenti in letteratura È stato analizzata la struttura basata sul metodo di interpolazione di Nutt, implementabile in FPGA È stato analizzata la struttura basata sul metodo di interpolazione di Nutt, implementabile in FPGA Lutilizzo di dispositivi FPGA consente unelevata flessibilità di disegno di TDC Lutilizzo di dispositivi FPGA consente unelevata flessibilità di disegno di TDC Le tecnologie attuali consentono di ottenere elevate risoluzioni ( 30 ps su Virtex 5) Le tecnologie attuali consentono di ottenere elevate risoluzioni ( 30 ps su Virtex 5) La struttura della Virtex 5 consente anche di monitorare i parametri che influenzano il funzionamento del TDC (temperatura e tensione di alimentazione del dispositivo) La struttura della Virtex 5 consente anche di monitorare i parametri che influenzano il funzionamento del TDC (temperatura e tensione di alimentazione del dispositivo)


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