La presentazione è in caricamento. Aspetta per favore

La presentazione è in caricamento. Aspetta per favore

UNIVERSITÀ DEGLI STUDI DI TRIESTE Facoltà di Ingegneria Corso di Laurea Triennale in Ingegneria dellInformazione Curriculum Elettronica Relatore: Professore.

Presentazioni simili


Presentazione sul tema: "UNIVERSITÀ DEGLI STUDI DI TRIESTE Facoltà di Ingegneria Corso di Laurea Triennale in Ingegneria dellInformazione Curriculum Elettronica Relatore: Professore."— Transcript della presentazione:

1 UNIVERSITÀ DEGLI STUDI DI TRIESTE Facoltà di Ingegneria Corso di Laurea Triennale in Ingegneria dellInformazione Curriculum Elettronica Relatore: Professore Boscolo Antonio Laureanda: Giovanna Bernardi

2 LHARDWARE DEL MICROCONTROLLORE: VISIONE STORICA E REALIZZAZIONE TRAMITE SSI DI UN MICROCONTROLLORE A 8 BIT

3 INTRODUZIONE E MOTIVAZIONI Al giorno doggi i microcontrollori sono onnipresenti. È un dispositivo elettronico facile da utilizzare: è sufficiente la conoscenza di un opportuno linguaggio di programmazione di alto livello e della relazione che intercorre tra lingresso e luscita del sistema. Tuttavia il microcontrollore esiste: ha unarchitettura, qualcuno prima di noi ha lavorato e studiato molto per la sua realizzazione e tuttora i microcontrollori vengono prodotti e le loro caratteristiche vengono continuamente ottimizzate.

4 Ho ritenuto quindi opportuno comprendere: le motivazioni che hanno portato alla loro nascita la loro evoluzione nel tempo la loro architettura Obiettivo: realizzare un semplice microcontrollore a 8 bits per acquisire le conoscenze necessarie alla futura realizzazione di un sistema più complesso. Modello di riferimento: il SAP (Simple-As-Possible), microcontrollore a 8 bits con architettura Von Neumann realizzato il logica TTL grazie ai componenti della famiglia 74XX. Implementazione: in mancanza dei componenti SSI fisici, ho utilizzato la tecnologia FPGA.

5 ARCHITETTURA

6 Il microcontrollore è caratterizzato dal seguente set di istruzioni: LDA (0000): LDA (0000): è loperazione load the accumulator. ADD (0001): ADD (0001): è loperazione di somma. SUB (0010): SUB (0010): è loperazione di sottrazione. OUT (0011): OUT (0011): è listruzione che ordina di trasferire il contenuto dellaccumulatore alloutput register per poter visualizzare poi il risultato sul display di led. HLT (0100): HLT (0100): è loperazione di halt che ordina al microcomputer di terminare qualsiasi elaborazione sui dati.

7 FETCH E EXECUTION CYCLE Un componente fondamentale dellunità di controllo è il ring counter il quale produce un output T=T 6 T 5 T 4 T 3 T 2 T 1.

8 PROGRAM COUNTER

9 MAR E MULTIPLEXER

10 RAM

11 INSTRUCTION REGISTER

12 ACCUMULATORE

13 ADDER/SUBTRACTER

14 ADDER/SUBTRACTER

15 REGISTRO B

16 OUTPUT REGISTER

17 INSTRUCTION DECODER

18 RING COUNTER

19 CONTROL MATRIX I segnali LDA, ADD, SUB e OUT prodotti dallinstruction decoder, guidano la matrice di controllo insieme ai segnali generati dal ring counter. MACROSTATECONATTIVI T15E3HEp, Lm_negato T2BE3HCP T3263HCe_negato, Li_negato LDAT41A3HLm_negato, Ei_negato T52C3HCe_negato, La T63E3HNone ADDT41A3HLm_negato, Ei_negato T52E1HCe_negato, Lb_negato T63C7HLa_negato, Eu SUBT41A3HLm_negato, Ei_negato T52E1HCe_negato, Lb_negato T63CFHLa_negato, Eu, Su OUTT43F2HEa, Lo_negato T53E3HNone T63E3HNone

20 CONTROL MATRIX

21 CLOCK E RESET

22

23 IL PROGRAMMA È fondamentale memorizzare il programma prima dei dati allinterno della memoria. Programma: INDIRIZZOCONTENUTO OHLDA 6H 1HADD 7H 2HSUB 8H 3HADD 9H 4HOUT 5HHLT 6H5FH 7H2H 8H1H 9H2H

24 COMPILAZIONE ERRORE: il bus W non può portare più di 8 bit nello stesso momento. MODIFICA 1: poiché sia il program counter che linstruction register devono inviare bits al MAR, ho sfruttato un multiplexer che selezioni il registro opportuno ed il invii il contenuto corretto al MAR. Il multiplexer seleziona il registro corretto tramite il bit di selezione posto pari a Ep.

25 MODIFICA 2: laccumulatore riceve le parole inviate dalladder/subtracter e dalla RAM, pertanto ho utilizzato un ulteriore multiplexer che selezioni opportunamente la RAM o ladder/subtracter in base alle necessità grazie al bit di controllo Ce. MODIFICA 3: ho creato infine un bus indipendente per la connessione tra accumulatore e registro di output.

26 CONCLUSIONI Progettazione attraverso schematici (*.bdf) non consente di effettuare simulazioni RTL ( Register Tranfer Level), l'unica simulazione permessa è la Gate Level Simulation, la simulazione post-sintesi, che però è dipendente dal dispositivo impiegato. Lattività di system validation ha permesso di verificare che i singoli componenti sintetizzati allinterno dellFPGA rispondono adeguatamente agli input, tuttavia il sistema nel suo complesso richiede ancora unoperazione di debuging. Il fatto che il sistema nel complesso risponde in modo anomalo potrebbe esser dovuto al fatto che i componenti sintetizzati all'interno dell'FPGA presentano dei tempi di setup e hold differenti da quelli associati agli IC reali.

27 CONCLUSIONI Queste leggere differenze nei tempi potrebbero creare problemi di sincronizzazione e metter in discussione la corretta attività del microcontrollore. Lattività di debuging pertanto consiste nel risolvere problematiche legate alla tecnologia FPGA, per me nuova, e non allhardware del microcontrollore. La risoluzione di queste quindi si discosta dal mio intento di realizzare il sistema fisicamente, appena sarà possibile reperire tutti i componenti SSI necessari.


Scaricare ppt "UNIVERSITÀ DEGLI STUDI DI TRIESTE Facoltà di Ingegneria Corso di Laurea Triennale in Ingegneria dellInformazione Curriculum Elettronica Relatore: Professore."

Presentazioni simili


Annunci Google