Vantaggi rivelatori al Silicio:

Presentazione sul tema: "Vantaggi rivelatori al Silicio:"— Transcript della presentazione:

1 Vantaggi rivelatori al Silicio:
Il rivelatore a pixel di Si: Rivelatore ibrido – Silicio come rivelatore Vantaggi rivelatori al Silicio: Bassa energia di ionizzazione (<Ei>=3.6eV) elevato segnale Libero cammino medio elevato: alta efficienza nella raccolta di carica Alta mobilita’ e/h (1400/450cm2/Vs) veloce raccolta di carica (circa 10/25ns in 300um) Basso Z (X0=9.4cm) multiplo scattering ridotto Elevata costante dielettrica (e=11.9e0=1pF/cm) bassa capacita’ elettrica (basso rumore) Tecnologicamente ben sviluppato e compreso Giunzioni polarizzate inversamente Sensore a giunzione n-p al Si (Spettroscopia) Rivelatore a strip p/n al Si (misura di posizione) Regime di conduzione electron hopping Termistore al Si (microcalorimetria a T»1K) May 18, 2001 G. Chiodini - Fermilab

2 Il rivelatore a pixel di Si: Rivelatore ibrido – Microstrip verso pixel
I rivelatori a microstrip hanno avuto un impatto decisivo nella fisica dei quark pesanti: Misura della vita media dello D (CERN, E687-FOCUS a FNAL, …). Misura della vita media del B( LEP,SLD,CDF,D0,…) Scoperta del quark top a CDF (b-tagging). Vantaggi microstrip: Elettronica ai lati Poco materiale. Vantaggi pixel: Punto di misura nello spazio. Basso rumore. Resistenza alla radiazione. Rumore equivalente d’ingresso in carica: Si riduce con Cinput Aumenta con Idark May 18, 2001 G. Chiodini - Fermilab

3 Il rivelatore a pixel di Si: Rivelatore ibrido – Bump-bonding
Rivelatore ibrido: matrice di diodi + matrice di celle di elettronica: Sviluppo e ottimizzazione indipendenti del sensore e del chip di lettura. Sono richiesti circa 5000 bump-bonding per cm2 per connettere le celle del sensore con le celle di readout (flip chip technique) . Metalli per il bump: Indio (In) e lega SnPb Under Bump Metal (Cr, TiW, Cu, Au, …): strato di adesione, barriera di diffusione e prevenzione dell’ossidazione Caratteristiche del processo di bonding: Indio : Metallo di bump su entrambi i lati, evaporazione, temperatura ambiente, pressione. Lega SnPb: Metallo di bump su un solo lato, electroplating, alta temperatura, reflow. Indio e lega SnPb sono tecnologie mature per il bump-bonding a piccolo passo di separazione. May 18, 2001 G. Chiodini - Fermilab

4 Il rivelatore a pixel di Si: Rivelatore ibrido – Bump-bonding a FNAL
Prototipi di rivelatori: Sensori per chip singolo connessi con Indio e SnPb. Sensori con piu’ chip (multi-chip-module) connessi con Indio (appena ricevuti con SnPb). Wafer di 4” e 6” . Studio della bonta’ della connessione con sensori dummy: Studio a larga scala. Indio, 30 um di passo (AIT). Lega Pb(63%)/Sn(37%) trattata sia con flux sia con la tecnica PADS (Plasma assisted dry soldering). Passo 50 um di passo (MCNC). Conclusioni: Contatti validi con Indio e lega Pb/Sn con la tecnica PADS. Frazione di contatti difettoso » 10-4. Prossimi test: Resistenza a cicli termici. Irraggiamento (gamma e protoni). Stabilita’ a lungo termine. Problemi aperti: Wafer di 8”. Assottigliamento del wafer. Reworkability, controllo della qualita’, … May 18, 2001 G. Chiodini - Fermilab

5 Il rivelatore a pixel di Si: Resistenza alla radiazione - Danneggiamento
La radiazione danneggia in modo permanente i dispositivi semiconduttori attraverso due meccanismi: Danneggiamento per dislocazione: atomi di Si spostati introducono difetti reticolari che alterano le propieta’ elettriche del cristallo. Danneggiamento per ionizzazione: strati isolanti (quali SiO2) liberano portatori che vengono intrappolati in altre locazioni e nascono campi elettrici parassiti. Effetti sul sensore (resistivita’ »KWcm) Incremento della corrente di leakage (shot noise): Generazione di accettori (sensibile a t e T): Riduzione dell’efficienza della raccolta di carica. Riduzione del potenziale di breakdown. Effetti sui dispositivi CMOS (resistivita’ »0.1-1Wcm) Shift di Vgate (charge-up del SiO2 di gate). Canale di conduzione parassita (charge-up del SiO2 distribuito): tra drain e source tra dispositivi vicini. May 18, 2001 G. Chiodini - Fermilab

6 Il rivelatore a pixel di Si: Resistenza alla radiazione – sensori n+/n/p
Vdep =potenziale di svuotamento, d=spessore del rivelatore, e=costante dielettrica, Neff= concentrazione portatori maggioritari Elevata dose di radiazione Þ doping di tipo p Þ alta Vdep Þ Vdep> Vdbreakdown Þ rivelatore parzialmente svuotato Tecnologia n+/n/p type inversion Isolamento inter-pixel Struttura multi-guard ring No corrente di superfice sul cut-edge May 18, 2001 G. Chiodini - Fermilab

7 Il rivelatore a pixel di Si: Rivelatori ibridi a pixel – Sensori Ossigenati
La resistenza alla radiazione puo’ essere migliorata mediante un’ingegneria dei difetti reticolari Risultati della collaborazione ROSE (RD48): Dopo il type-inversion la Vsvuotamento cresce piu’ lentamente con la dose totale di protoni se nel silicio sono aggiunte in modo controllato impurezze di ossigeno. Nessun beneficio rispetto ai neutroni con la stessa tecnica. L’incremento della corrente di buio non e’ alterato. May 18, 2001 G. Chiodini - Fermilab

8 Il rivelatore a pixel di Si: Rivelatori ibridi a pixel – sensori a FNAL
Misura delle caratteristiche IV e CV condotte a FNAL su sensori (prima e dopo il dicing del wafer). Sensori con isolamento di tipo individual e common p-stop. Sensori con diverse strutture di guard ring (3, 15, 18 anelli). Sintef BTeV-CMS Wafer: 22 wafers n+/n con tecnica d’isolamento p-stop sul lato di readout side. 4 wafers sono ossigenati. Spessore:300 m. Resistivita’: kcm. Polishing: entrambi i lati Passivazione: entrambi i lati 18 guard ring ossigenato May 18, 2001 G. Chiodini - Fermilab

9 Il rivelatore a pixel di Si: Resistenza alla radiazione – Dispositivi CMOS
dispositivo MOS a canale N Resistenza alla radiazione in tecnologia 0.25 um CMOS: DVth µ tox2 per tox³ 0.5um. DVth µ tox3 per tox£0.5um (tunnel quantistico). Canali di conduzione parassiti si possono evitare con particolari layout (enclosed geometry e guard ring). Dispositivo normale Dispositivo a geometria chiusa: D S Il guard ring attorno al dispositivo non e’ mostrato D S G G Single event upset in una cella di memoria Single event effect Indotti da frammenti e rinculi di nuclei ionizzanti. Danneggiamento totale o parziale del gate: gate rapture. Drain e source sono nodi sensibili: latch-up e SEU. Latch-up p,n,p On Z>>1 May 18, 2001 G. Chiodini - Fermilab

10 R&D a FNAL: Il chip di readout FPIX
Compensazione della corrente di leakage di un solo segno (n+/n/p) Fpix1 microfoto FrontEnd ottimizzato per 132ns di crossing (BCO). Architettura a colonne e readout data driven. 0.25um CMOS con layout resistente alla radiazione. May 18, 2001 G. Chiodini - Fermilab

11 R&D a FNAL: Studi condotti in laboratorio – Calibrazione relativa
Forma dell’impulso di calibrazione del generatore di segnali Vpulse Iniezione di e- Rivelatore( chip+sensore) Threshold (e-) Eq. Inp. Noise (e-) FPIX0 celle regolari p_spray p_stop 2200±350 2500±400 80±10 105±15 FPIX0 celle alto guadagno p_spray 1250±160 1500±230 67±8 83±15 FPIX1 p_stop 3800±380 110±30 May 18, 2001 G. Chiodini - Fermilab

12 R&D a FNAL: Studi condotti in laboratorio – Calibrazione assoluta
Calibrazione dello ADC di rivelatori a pixel strumentati con FPIX0 (una sorgente e’ sufficiente) Am241 emettitore a Ag a Tb Fluorescenza g Collimatore fotoe- Calibrazione delle 4 soglie dei rivelatori a pixel strumentati con FPIX1 (necessita 2 sorgenti) May 18, 2001 G. Chiodini - Fermilab

13 R&D a FNAL: Studi condotti in laboratorio – Modulo a 5 chip per FPIX1
ATLAS 16 chips T1 p-stop 5 Fpix1 chips Prototipo di HDI: laminato su un circuito stampato 5 chip connessi ad un sensore ATLAS (bump-bonding). 5 chip connessi allo HDI(wire bonding). HDI flex circuit L aye r P a ir 1 pa 2 Condu c to D i e l ec tri Cu / Ni / Au L AYER PAIR M1 M2 M3 M4 Upilex-SGA Fujitsu - Multilayer Kapton High Density Interconnect cable. Elevata densita’ di tracce conduttrici: Distanza tra tracce = 40 mm Distanza tra ponti = 208mm (350mm) May 18, 2001 G. Chiodini - Fermilab

14 R&D a FNAL: Studi condotti in laboratorio – Modulo a 5 chip per FPIX2
Prossimo prototipo di HDI: Laminato sul sensore. Realizzato al CERN. Vicino al baseline. Line width: 35m Line to line clearance: 35m Metal layer thickness: 10m Via pad: 108m Lamination: 5m epoxy Film thickness (Apical): 25m May 18, 2001 G. Chiodini - Fermilab

15 R&D a FNAL: Studi condotti in laboratorio – Test a livello di wafer
Setup e probe-card Contatti tra probe-card e chip nel lato a doppia fila di pads Curve di soglia del chip FPIX1 prima del “dicing” I Pad del chip FPIX1: su entrambi i lati doppia fila su un lato alta densita’(200pads) I test elettrici fatti prima del dicing (su wafer) risultano accurati. May 18, 2001 G. Chiodini - Fermilab

16 R&D a FNAL: Studi condotti in laboratorio – Laser test
fiber collimators Lunghezza d’onda del laser: l= 1056 nm. Coefficiente di assorbimento in Silicio: a(l)=127mm. sin(b)=0.14 lens Laser window 30 mm by 100 mm 6 mm spot 90% light attenuation Molteplicita’ del cluster di pixel sopra soglia al cresce della soglia del chip di lettura per una fissata intensita’ dell’impulso laser. TEST IN PROGRAMMA: Studio dello spostamento del profilo di carica in presenza di B (angolo di Lorentz ed effetti non lineari in E). Misura della profondita’ della zona di svuotamento dei sensori prima e dopo irraggiamento. May 18, 2001 G. Chiodini - Fermilab