Elettronica per MEGup Donato Nicolo` Pisa 9 Luglio 2013

Sommario Schema attuale Necessita` di un upgrade Disegno proposto –Front-end –DAQ –trigger Previsioni (2013 & 2014) –lavoro –costi –suddivisioni Elettronica per MEGup2

Schema attuale funzioni di DAQ e trigger separate DAQ – schede DRS 1.6 (0.8) GS/s, BW = 200 MHz) – tot. canali : 900 (XEC) (TC) (DC) + 30 (aux) – occupazione: 5 crate standard VME64x 6U trigger – schede Type1 (WFD 100 MHz + FPGA) – “ Type2 (deserializzatori+FPGA) – “ Type3 (WFD 100 MHz) – “ ancillary (distribuzione CLK e segnali di controllo) – occupazione: 3 crate VME64x 6U + 1 crate 9U splitter – uscite 1:1 high BW per DRS, 1:1 e 4:1 low BW per trigger – occupazione: 4 crate 6U Previsione per MEGup – canali: 3000(DC) (XEC) + 200(TC)  spazio insufficiente – necessaria BW piu`larga (risetime SIPM + DC cluster timing) Elettronica per MEGup3

Layout attuale Elettronica per MEGup4

Schema proposto Ogni crate ospita: –16 schede “integrate” DAQ+trigger (WaveDREAM) formato Euro-Card 3U (custom backplane per handshaking segnali controllo) front-end con amplificazione a 2 stadi, BW > 700 MHz Chip DRS4 per GS/s + PLL per sincronizzazione CLK ADC 12-bit 80 MS/s  campionamento segnali (limitati in banda) per trigger comparatori veloci  timing per trigger FPGA Spartan6 (con Gbit link per trasmissione dati via GTP/SERDES) implementazione stessi algoritmi di ricostruzione su schede “Type1” –1 DAQ “concentrator” board ricezione bus dati da 16 schede sullo stesso crate invio a PC mediante socket ethernet –1 trigger board 1 FPGA Virtex6 e implementazione algoritmi “Type2” 1 chip di memoria associativa per pattern recognition di tracce trasmissione a scheda “concentrator” master via transceiver GTX Elettronica per MEGup5

Old vs. New DAQ layout Elettronica per MEGup6

Altre caratteristiche Risoluzioni –t e γ comparatori DAQ su singoli ingressi latch time corretto per time-walk mediante look-up tables  σ < 1 ns –E γ campionamento piu`lento (80 vs 100 MHz) compensato da migliore risoluzione (12 vs 10 bit) ADC range dinamico piu`ampio  OK per risoluzione sul singolo phe dei nuovi fotosensori –θ e γ raccolta della luce piu`fine (sia su XEC che TC)  migliore risoluzione in posizione e direzione relativa Riduzione dati –event size on-line zero suppression, grouping 4:1, 9:1 per segnali a bassa ampiezza –event rate (trigger di secondo livello) uso del chip di memoria associativa in combinazione con FPGA  implementazione algoritmi di pattern recognition e track filter Elettronica per MEGup7

WaveDREAM block schematics MPPCs need high gain range for calibration and low gain range for DAQ → switchable gain First version showed 3x expected noise, re-designed prototype currently in production Elettronica per MEGup8

New crate standard 3 HE 19” crates Custom backplane Venting from front to back half height backplane → no dead space 16 DAQ boards (256 channels) One power supply (24V) One “DAQ data concentrator” board GBit Ethernet Global Clock Input One “Trigger concentrator” board Trigger bus Interface to global trigger boards Allows compact design Up to 14 crates (3584 channels) in standard rack Less crates if we allow space for bending cables Elettronica per MEGup9

Struttura ad albero Elettronica per MEGup10 DAQDAQ TRIGTRIG WaveDREAM from detectors... to the PC... TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG TRIGTRIG MasterMaster CLKGenCLKGen CLKGenCLKGen CLKGenCLKGen CLKGenCLKGen CLKGenCLKGen CLKGenCLKGen

Backplane connectivity Star connectivity for GTP SERDES Slave Select Bus connectivity for SPI (except SS) MISC Clock Trigger Serial Peripheral Interface Bus Elettronica per MEGup11

Aspetti critici Trasmissione-ricezione bus dati –WaveDREAM  trigger concentrator Throughput richiesto: 48 bit x 80 Mhz ~ 4 Gb/s in uscita da ciascuna WD  fino a~64 Gb/s data load su trigger concentrator –trigger  trigger Connessioni da/verso crate differenti  CLK sincroni ma con differenti skew  necessita`di utilizzare transceivers con trasmissione seriale dati+refCLK Trigger di 2° livello –algoritmi Mappe liste hit  track segment implementate su chip memoria associativa –opzioni ricerca su singola scheda (informazione su track segment trasmessa a livello piu` alto) ricerca tracce su scheda concentrator master –Interfaccia con FPGA on-board Gestione e sincronizzazione CLK Disegno backplane, definizione protocolli master-slave Elettronica per MEGup12

Serializzazione e latenze Spartan 6 SERDES Elettronica per MEGup13 Ciascun IOB garantito fino a 1050 Mb/s  4 OSERDES richieste per ogni WaveDREAM ciascuno con serializzazione 12:1 Implementazione con PLL per moltiplicazione CLK 6x1 FSM per immissione DATA stream su entrambi i fronti del Forwarded CLK

Backplane 18 diff pairs – 12.5 Gb/s cut in half Elettronica per MEGup14

Xilinx Gigabit Transceiver WaveDREAM, XC6SLX45T – 150T Concentrator board Virtex 6 XC6VLX130T (20 GTX) Ciascun GTX arriva a 6.6 Gb/s Costo unitario 800 US$ Quale FPGA? Current: XC2VP20: 20,880 1, CHF Elettronica per MEGup15

Agenda per il 2013 Realizzazione prototipi –2 schede VME In attesa di definire il protocollo del backplane –Verifica trasmissione/ricezione seriale Misura throughput Verifica latenze –Connessione FPGA  AMchip Milestone –Disegno, layout (completamento non prima di Ott. 2013) Parziale riutilizzo disegno Type1 –In parallelo, scelta e procurement componenti –Prod. schede e montaggio componenti (a partire da Nov. 2013) (in alternativa) –Acquisto evaluation boards Xilinx Virtex-6 ML623 (costo unitario 4000 US$) Elettronica per MEGup16

Milestones Elettronica per MEGup17 PSI Pisa proposta attuale

Stima dei costi (2013) Scheda trigger, costo unitario (per produzione 2 schede) –Circuito stampato + montaggio componenti 800 E –FPGA 2000 E –Memoria associativa 500 E –PLL 200 E –DC/DC 200 E –Altri (EEPROM, buffers,...) 400 E –Connettori+Passivi 400 E 2 x 4500 E = 9 kE Uso hardware esistente (TypeA) per distribuzione CLK –Schede+cavi disponibili a fine Run 2013 Elettronica per MEGup18

Stima dei costi (2014) Scheda trigger, costo unitario –Circuito stampato + montaggio componenti 200 E –FPGA 800 E –Memoria associativa 200 E –PLL 150 E –DC/DC 100 E –EEPROM 50 E –Passivi 100 E 50 x 1600 E = 80 kE Distribuzione CLK –Schede ancillary (cristallo + fan-out LVDS) 5 kE –Cavi schermati a basso skew 5 kE tot. 90 kE Elettronica per MEGup19