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1 Espressioni generali e MULTIPLEXER 2 Notazioni simboliche per le espressioni canoniche r a bRS 0 0 000 0 0 101 0 1 001 0 1 110 1 0 001 1 0 110 1 1.

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2 1 Espressioni generali e MULTIPLEXER

3 2 Notazioni simboliche per le espressioni canoniche r a bRS i i S (r,a,b) = 3 m (1,2,4,7) S (r,a,b) = 3 M (0,3,5,6) R (r,a,b) = 3 m (3,5,6,7) R (r,a,b) = 3 M (0,1,2,4) m(i) : mintermine di n bit che assume il valore 1 solo per la n-pla di valori delle variabili corrispondente allindice i. M(i) : maxtermine di n bit che assume il valore 0 solo per la n-pla di valori delle variabili corrispondente allindice i. Abbiamo già visto che una funzione può essere espressa come somma di mintermini o come prodotto di maxtermini Questo esempio ne mostra la notazione applicata al caso del full adder

4 3 Espressioni generali Espressione generale - Espressione in grado di descrivere qualsiasi funzione di n variabili: F(x 1,x 2,...x i,..x n ) = m(i) F(i)(SP). i=0 2 n -1 m(i) : mintermine di n bit F(i): valore dalla funzione per la n-pla di valori delle variabili per cui m(i)=1 Caso SP M(i) : maxtermine di n bit F(i): valutazione dalla funzione per la n-pla di valori delle variabili per cui M(i)=0 Caso PS i=0 2 n -1 F(x 1,x 2,...x i,..x n ) = ( M(i) + F(i))(PS) La notazione del lucido precedente può essere generalizzata come segue: si consderano tutti i mintermini (caso SP) o i maxtermini(caso PS) e semplicemente si mascherano cioè si fanno sparire quelli che non interessano

5 4 La rete basata sullespressione generale (caso SP) F(0) F(1) F(2 n -1) x 1 x 2 xnxn F F(x 1,x 2,...x i,..x n ) = m(i) F(i). i=0 2 n -1Espressione in grado di descrivere qualsiasi funzione di n variabili Rete combinatoria programmabile in grado di realizzare qualsiasi funzione di n variabile F(i): costante detta anche bit di programmazione Questa rete è un multiplexer a 2 n vie e può anche essere realizzata con un decoder di n variabili, 2 n and2 e un OR a 2 n ingressi

6 5 SN74153 I Multiplexer MUX a 4 vie, detto anche MUX di due variabili (espressione SP) U = A 1. A 0. I 0 + A 1. A 0. I 1 + A 1. A 0. I 2 + A 1. A 0. I 3 U I0I0 I1I1 I2I2 I3I3 ABAB Ricordando che il decoder è la rete che genera i mintermini, la realizzazione del MUX con decoder, and e or a partire dallespressione di U è immediata (è sufficiente applicare la proprietà associativa ai 4 prodotti logici) A e B si chiamano anche variabili di controllo o bit di indirizzo del MUX

7 6 Circuiti integrati che realizzano MUX di 1, 2, 3, e 4 variabili (detti anche MUX a 2, 4, 8 e 16 vie) SN74151 I 0 I 1 I 2 I 3 Z I 4 I 5 I 6 I 7 CBA SN74153 I 0 I 1 I 2 Z I 3 B A SN74157 I 0 I 1 Z A SN74150 I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 Z I 8 I 9 I 10 I 11 I 12 I 13 I 14 I 15 DCBA A,B,C,D ingressi ( x i ) IiIi bit di programmazione ( p i )

8 7 Sintesi con Multiplexer 1) Si sceglie, o si realizza, un MUX con un numero di vie pari alle righe della tabella della verità da realizzare. 2) Si collegano gli ingressi di selezione ai segnali che corrispondono alle variabili della funzione. 3) Si impone su ciascuna via o il valore 0 o il valore 1 seguendo le indicazioni fornite dalla tabella della verità. Il Multiplexer con n bit di indirizzo è la realizzazione della espressione generale SP di n variabili. Il procedimento di sintesi mediante multiplexer si articola nei seguenti passi: N. B. - Nello schema elettrico limposizione di un valore logico (0 o 1) implica il collegamento con il corrispondente valore fisico (es. 0V o 5 V)

9 8 Sintesi di un full-adder con MUX a b r S R a b r I0 I1 I2 I3 I4 I5 I6 I7 CB A Z S I0 I1 I2 I3 I4 I5 I6 I7 CB A Z R SN74151 Vcc1 GND0 Ci vuole un MUX per ogni variabile di uscita!

10 9 Impiego dei MUX per semplificare la sintesi di funzioni di molte variabili Dividiamo in due una t.d.v. di n variabili in modo che ognuna delle due sottotabelle ottenute abbia una variabile di ingresso costante (es.: x n-1 ) Si ottengono così 2 tdv di n- 1 variabili ciascuna associata a un valore costante di x n-1 La rete che realizza la tdv di n var. assegnata può essere realizzata inviando a un MUX a due vie controllato da x n-1 le uscite delle 2 reti di n-1 variabili che realizzano le due sottotabelle a b r S a MUX 0 U 1 A S a=0 a=1 RC br br Una RC per a =0 e una RC per a =1

11 10 Iterazione del procedimento illustrato nel lucido precedente Il procedimento illustrato nel lucido precedente è semplicemente lapplicazione del teorema di espansione Il procedimento può essere iterato suddividendo ulteriormente le tdv di n-1 variabili in due tdv di n-2 variabili La realizzazione della tdv assegnata, dopo due iterazioni, si riduce a: –la realizzazione di 4 funzioni di n-2 variabili –un albero di multiplexer a due vie lalbero di MUX realizza a sua volta la funzione di mux a 4 vie, come illustrato dal prossimo lucido Il teorema di espansione può essere applicato in tutto n volte (TANTE QUANTE SONO LE VAR. DI INGRESSO) Alla fine si arriva alla realizzazione delllespressione generale SP tramite albero di MUX a n livelli

12 11 Albero di MUX Espressione SP di un MUX a 4 vie U = A 1. A 0. I 0 + A 1. A 0. I 1 + A 1. A 0. I 2 + A 1. A 0. I 3 Manipolazione algebrica: U = A 1. (A 0. I 0 + A 0. I 1 ) + A 1. (A 0. I 2 + A 0. I 3 ) Disponendo opportunamente in serie/parallelo dei MUX si ottiene un MUX con un numero maggiore di vie. MUX 0 U 1 A A1A1 U I0I0 I1I1 I2I2 I3I3 MUX 0 U 1 A MUX 0 U 1 A A0A0

13 12 Ripetizione dei teoremi di espansione (o di Shannon) F(x 1,x 2,..x n-1,0), F(x 1,x 2,..x n-1,1) sono rispettivamente la parte della tabella della verità di F in cui x n =0 e quella in cui x n =1. Se F è descritta da una espressione E(x 1,x 2,..x n-1,x n ), sono le espressioni che si ottengono da E sostituendo a x n i valori 0 e 1. Esempio: E= x 1 +x 2 x 3 = x 1.(0+x 2 x 3 )+x 1.(1+x 2 x 3 ) = (x 1 +(0+x 2 x 3 )).(x 1 +(1+x 2 x 3 )) Esempio:bF(0,b) abF(a,b) bF(1,b) T19) F(x 1,x 2,..x n-1,x n ) = x n.F(x 1,x 2,..x n-1,0) + x n.F(x 1,x 2,..x n-1,1) T20) F(x 1,x 2,..x n-1,x n ) = (x n + F(x 1,x 2,..x n-1,0)).(x n + F(x 1,x 2,..x n-1,1))

14 13 Mapping di reti logiche su gate array programmabili Il simulatore logico che utilizziamo nel corso di reti logiche deve sapere quale dispositivo elettronico verrà impiegato per realizzare le reti che vogliamo simulare I dispositivi utilizzabili sono gate array programmabili in campo (FPGA o Field Programmable Gate Arrays) costruiti da Altera Questi dispositivi sono costituiti da matrici di celle logiche, la cui struttura di riferimento sarà illustrata nel prossimo lucido Solitamente le celle sono tutte uguali Le loro principali caratteristiche sono la configurabilità e la interconnettibilità: esiste un programma detto fitter che automaticamente converte la rete data in una rete equivalente composta di celle configurate e interconnesse Alcuni FPGA mantengono la configurazione anche in assenza di alimentazione Altri FPGA mantengono la configurazione su una memoria volatile che perde il contenuto in assenza di alimentazione

15 14 FPGA: struttura di una cella tipo Interconnettendo tra loro più celle di un FPGA è possibile realizzare reti combinatorie e sequenziali di notevole complessità Ogni cella ha le seguenti caratteristiche: –5 o 6 ingressi combinatori –un mux a due vie: una via è un ingresso, la variabile di controllo è un altro ingresso e laltra via è una qualunque funzione degli altri 3 o 4 ingressi (scelta dal fitter) –un FFD con ingressi di clock, enable, e clear+preset sincroni –2 uscite: luscita del mux e luscita del FFD –lingresso del FFD è luscita del MUX In questo modo ogni cella può essere impiegata per realizzare la funzione G, la funzione F o il registro con lo stato presente

16 15 Rappresentazione concettuale di una cella logica di FPGA cd ab X 11X X 11X 011X X11X MUX 0 U 1 A YF RC di 4 variabili configurabile a,b,c,d f e Preset e clear del FFD non sono indicati Il clock è un segnale globale, esteso cioè a tutto il dispositivo D Q y z

17 16 Esercizi di mapping su FPGA Si mappi su due celle una funzione di 5 variabili Si mappi su tre celle il generatore di forme donda assegnato nella prima prova intermedia Si scelgano a piacere tre reti e le si mappi su FPGA Questi esercizi si possono risolvere applicando alle funzioni da mappare il teorema di espansione come indicato nel lucido n.9 (semplificazione di reti complesse)

18 17 Sintesi a MUX di funzioni complesse (1) Caso di studio: sintesi di una funzione incompleta di 4 variabili usando MUX con 3 ingressi di selezione.. = F(Q 0,Q 1,Q 2,0) Q 3 Z = F(Q 0,Q 1,Q 2, Q 3 )a) Q3Q3 Q 2 Q 1 Q F(Q 0,Q 1,Q 2,1) Q 3

19 18 Sintesi a MUX di funzioni complesse (2) Q2Q1Q0Q2Q1Q0 1 0 I0 I1 I2 I3 I4 I5 I6 I7 CB A Z SN74151 I0 I1 I2 I3 I4 I5 I6 I7 C B A Z SN74151 SN74157 I0 I1 A Z F (Q 0,Q 1,Q 2, Q 3 ) Q3Q3 F(Q 0,Q 1,Q 2,0) F(Q 0,Q 1,Q 2,1)

20 19 Sintesi di funzioni con molte variabili (3) Z = F(Q 0,Q 1,Q 2,Q 3 ) = F(0,0,0, Q 3 ) Q 2 Q 1 Q 0 + F(0,0,1, Q 3 ) Q 2 Q 1 Q 0 + F(0,1,0, Q 3 ) Q 2 Q 1 Q 0 + F(0,1,1, Q 3 ) Q 2 Q 1 Q 0 + F(1,0,0, Q 3 ) Q 2 Q 1 Q 0 + F(1,0,1, Q 3 ) Q 2 Q 1 Q 0 + F(1,1,0, Q 3 ) Q 2 Q 1 Q 0 + F(1,1,1, Q 3 ) Q 2 Q 1 Q 0 b)Applicando 3 volte il teorema di espansione per estrarre una dopo laltra le variabili Q 0, Q 1 e Q 2 : F(0,0,0,Q 3 ) F(0,0,1,Q 3 ) F(0,1,0,Q 3 ) F(0,1,1,Q 3 ) F(1,0,0,Q 3 ) F(1,0,1,Q 3 ) F(1,1,0,Q 3 ) F(1,1,1,Q 3 ) Q3Q3 Q2Q1Q0Q2Q1Q0 I0 I1 I2 I3 I4 I5 I6 I7 CBA Z F SN74151

21 20 Sintesi a MUX di funzioni complesse (4) La soluzione b) presenta minor numero di componenti e minor ritardo rispetto alla a) Q3Q3 Q 2 Q 1 Q Q3Q3 I0 I1 I2 I3 I4 I5 I6 I7 CBA Z Q2Q1Q0Q2Q1Q0 F SN74151 Q 3 genera le 4 funzioni di una variabile ! F(0,0,0,Q 3 ) = 1 F(0,0,1,Q 3 ) = 0 F(0,1,0,Q 3 ) = 1 F(0,1,1,Q 3 ) = 0 F(1,0,0,Q 3 ) = 0 F(1,0,1,Q 3 ) = 0 F(1,1,0,Q 3 ) = 1 F(1,1,1,Q 3 ) = Q 3

22 21 Esercizio 4.9 Si consideri la precedente funzione Z e si esegua la sintesi con MUX a 3 ingressi di selezione estraendo dapprima solo Q 0 e poi Q 1, Q 2,Q 3.


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