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Reti Logiche A – 2001-2002 Traformazioni fra Bistabili e Registri Reti Logiche A 2001-2002.

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Presentazione sul tema: "Reti Logiche A – 2001-2002 Traformazioni fra Bistabili e Registri Reti Logiche A 2001-2002."— Transcript della presentazione:

1 Reti Logiche A – Traformazioni fra Bistabili e Registri Reti Logiche A

2 2 Trasformazioni Spesso si hanno a disposizione bistabili di un dato tipo ma si ha la necessità di utilizzare bistabili di un tipo differente La capacità di memoria di tutti i bistabili è la stessa E’ possibile trasformare un bistabile sorgente in uno destinazione grazie ad una rete puramente combinatoria Siano: a, b,...: gli ingressi del bistabile sorgente A,B,...: gli ingressi del bistabile destinazione Il problema consiste nel determinare i segnali da applicare agli ingressi a, b,... in modo da provocare sulle uscite Q e /Q del bistabile sorgente il comportamento del bistabile destinazione

3 3 Trasformazioni I segnali da applicare agli ingressi di un bistabile prendono il nome di eccitazioni Le eccitazioni a, b,... dipendono dai segnali A, B,... e dallo stato presente Q In pratica si tratta di sintetizzare le equazioni: a = a(A, B,..., Q ) b = a(A, B,..., Q ) A tale scopo è utile rappresentare il comportamento di un bistabile attraverso la tabella delle eccitazioni La tabella riporta, per ogni possibile coppia stato presente – stato prossimo, gli ingressi che provocano la transizione

4 4 Trasformazioni La tabella delle eccitazioni per un bistabile SC è la seguente La tabella delle eccitazioni non aggiunge informazione alle rappresentazioni già viste del comportamento di un bistabile Q Q’ S C x x 0

5 5 Trasformazioni Si voglia realizzare un bistabile JKT a partire da un bistabile SCT Si dovrà realizzare un circuito la cui struttura è la seguente: S C T /Q Q c a b C A BRete K J T Q /Q E’ intuitivo che i segnali di sincronismo coincidono e quindi il segnale T del JKT può essere applicato direttamente allo SCT Si possono quindi considerare gli equivalenti asincroni SC e JK

6 6 Trasformazioni Si devono ricavare le funzioni: S = S(J, K, Q) C = C(J, K, Q) Per ogni possibile terna (Q,J,K) di segnali del bistabile JK: Si individua lo stato prossimo Q’ Si individua la coppia di eccitazioni S e C del bistabile SC che produce la transizione Q  Q’ Si riportano le eccitazioni S e C su una mappa di Karnaugh avente come variabili d’ingresso Q, J, K Si sintetizzano le funzioni descritte dalle mappe ottenute con tale procedimento

7 7 Trasformazioni Il comportamento del bistabile JK è descritto dalla mappa: JK Q Q Q’ S C x x 0 Q’ x 0x x x0 JK Q S, C

8 8 Trasformazioni La mappa ottenuta porta alle funzioni: S = S(J, K, Q) = /QJ C = C(J, K, Q) = QK Il circuito di trasformazione cercato è quindi: SCT C S T /Q Q J K T Q

9 9 Bistabili Master-Slave Le porte che costituiscon un bistabile introducono, nella realtà fisica, dei ritardi di propagazione dei segnali Tali ritardi possono compromettere il funzionamento corretto dei bistabili visti fino a questo punto Per questo motivo sono stati sviluppati i bistabili master-slave: SCT C S T /Q Q SCT C S T /Q Q S C T Q MasterSlave

10 10 Bistabili Master-Slave Particolarmente pratici nelle applicazioni sono i bistabili master- slave di tipo DT, detti anche Flip-Flop D (DFF) In figura è riportato il loro schema ed il simbolo comunemente adottato DT T D /Q Q DT T D /Q Q D T Q MasterSlave DFF D /Q Q

11 11 Registri Un registro è un elemento di memoria E’ composto da bistabili E’ in grado di memorizzare un insieme di bit L’informazione memorizzata in un registro prende il nome di parola Benché si possano utilizzare bistabili di diversi tipi per realizzare registri, quelli usati comunemente sono bistabili DT master-slave Caricamento Lettura

12 12 Registri I registri si distinguono sulla base dei seguenti aspetti: Modalità di caricamento dati Parallelo Seriale Modalità di lettura dati Parallelo Seriale Operazioni sui dati: Scorrimento a destra Scorrimento a sinistra Scorrimento circolare

13 13 Registri Registro parallelo-parallelo a 4 bit D /Q QD QD Q D0D1D3 Q0Q1Q3 Clock D /Q Q D2 Q2

14 14 Registri Registro serie-serie a 4 bit (Shift Register) D /Q QD QD Q DQ Clock D /Q Q

15 15 Registri Registro serie-parallelo a 4 bit D /Q QD QD Q D Q0Q1Q3 Clock D /Q Q Q2

16 16 Registri Registro parallelo-serie a 4 bit D /Q QD QD Q D0D1D3 0 Q Clock D /Q Q D2 Store/Read

17 17 Registri Registro circolare a 4 bit D /Q QD QD Q D0D1D3 Q Clock D /Q Q D2 Store/Read


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