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A.S.E.16.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 16 Porte Tri StatePorte Tri State Reti sequenzialiReti sequenziali –concetto di memoria –anelli.

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1 A.S.E.16.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 16 Porte Tri StatePorte Tri State Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione BistabileBistabile Flip - Flop S – RFlip - Flop S – R

2 A.S.E.16.2 Richiami Reti combinatorie frequentiReti combinatorie frequenti ComparatoriComparatori Generatore/verificatore di paritàGeneratore/verificatore di parità DecodificatoroDecodificatoro CodificatoriCodificatori MultiplexMultiplex DemultiplexDemultiplex Tecniche strutturateTecniche strutturate –PLD PLAPLA PROMPROM PALPAL

3 A.S.E.16.3 CONFLITTO ATTENZIONE !!!ATTENZIONE !!! Non è possibile collegare insieme due usciteNon è possibile collegare insieme due uscite Elettricamente si ha un CORTOCIRCUITOElettricamente si ha un CORTOCIRCUITO Logicamente non risulta definito il valoreLogicamente non risulta definito il valore –(almeno in alcuni casi) NO !!

4 A.S.E.16.4 Esempio Conflitto elettricoConflitto elettrico I =  5 V 1 0

5 A.S.E.16.5 Uscita TRI - STATE Si introduce un novo stato logicoSi introduce un novo stato logico ALTA IMPEDENZA “Z”ALTA IMPEDENZA “Z” Più uscite Tri – State possono essere connesse in paralleloPiù uscite Tri – State possono essere connesse in parallelo Si deve garantire che logicamente sia possibile abilitarne solo una alla voltaSi deve garantire che logicamente sia possibile abilitarne solo una alla volta

6 A.S.E.16.6 Buffer Tri - State InvertenteInvertente Non invertenteNon invertente S inout 1 S inout 2 Sin out 1 out 2 00ZZ 01ZZ z

7 A.S.E.16.7 Esempio MUX Multiplex 4 a 1Multiplex 4 a 1 Decoded 2 to 4 D1D1 b a U D2D2 D3D3 D4D4

8 A.S.E.16.8 Esempio DEMUX Demultiplex 1 a 4Demultiplex 1 a 4 Decoded 2 to 4 U0U0 b a IN U1U1 U2U2 U3U3

9 A.S.E.16.9 Richiami Reti combinatorieReti combinatorie –Porte elementari –Porte NAND e NOR Reti sequenzialiReti sequenziali –Concetto di cicli Sintesi delle reti combinatorieSintesi delle reti combinatorie AleeAlee

10 A.S.E Definizioni Reti COMBINATORIEReti COMBINATORIE In qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quell’istanteIn qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante Il comportamento (uscite in funzione degli ingressi) è descritto da una tabellaIl comportamento (uscite in funzione degli ingressi) è descritto da una tabella Reti SEQUENZIALIReti SEQUENZIALI In un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante e i valori che hanno assunto precedentementeIn un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quell’istante e i valori che hanno assunto precedentemente La descrizione è più complessaLa descrizione è più complessa Stati InterniStati Interni Reti dotate di MEMORIAReti dotate di MEMORIA

11 A.S.E Memoria delle reti sequenziali OsservazioneOsservazione –In ogni istante la rete deve “ricordarsi” il valore che alcune variabili logiche avevano precedentemente –la memorizzazione viene fatta da “opportuni” collegamenti interni alla rete CicliCicli Anelli di reazioneAnelli di reazione AnelliAnelli Attenzione !!Attenzione !! –l’assenza di cicli comporta => rete combinatoria –la presenza di cicli non garantisce =>reti sequenziali –(reazione positiva)

12 A.S.E Modello di rete sequenziale R R’ X1X1 XnXn z1z1 zmzm s1s1 sksk s’ 1 s’ k tt La rete R’ è priva di anelli, ovvero è una rete combinatoria

13 A.S.E Elemento di memoria

14 A.S.E Bistabile livelli elettrici 0V 5V 0V 5V 0V

15 A.S.E Caratteristica dell’inverter (NOT) Caratteristica di trasferimentoCaratteristica di trasferimento in out

16 A.S.E Metastabilità 2,5 V

17 A.S.E Osservazioni 1 Il Bistabile non ha ingressiIl Bistabile non ha ingressi Il valore delle uscite viene determinato all’accensioneIl valore delle uscite viene determinato all’accensione Rimane stabile fin quando alimentatoRimane stabile fin quando alimentato FLIP – FLOP => bistabile con ingressiFLIP – FLOP => bistabile con ingressi Setting o Presetting => Uscita a “1”Setting o Presetting => Uscita a “1” Resetteing o Clearing => Uscita a “0”Resetteing o Clearing => Uscita a “0”

18 A.S.E Osservazioni 2 Gli ingressi di un FLIP – FLOP sono di 2 tipiGli ingressi di un FLIP – FLOP sono di 2 tipi –Asincroni o ingressi diretti Il F-F cambia stato immediatamenteIl F-F cambia stato immediatamente –Sincroni Il F-F risente di tali ingressi quando sono attivi altri segnali di controllo chiamati CLOK o ENABLE (abilitatore)Il F-F risente di tali ingressi quando sono attivi altri segnali di controllo chiamati CLOK o ENABLE (abilitatore) Flip – Flop LATCH => classe di F-F tali cheFlip – Flop LATCH => classe di F-F tali che –L’uscita risponde immediatamente ad una variazione degl’ingressi

19 A.S.E Flip – Flop SR R S Q QQ SR Q+Q+Q+Q+ Q+Q+Q+Q+ 00Q QQQQ S = R = 1 => condizione proibita

20 A.S.E Esempio = Antirimbalzi

21 A.S.E Flip – Flop  S  R

22 A.S.E Flip – Flop S-R alternativo R S Q QQ SR Q+Q+Q+Q+ Q+Q+Q+Q+ 00Q QQQQ S R Q QQ t S Q R  Q

23 A.S.E Conclusioni Porte Tri StatePorte Tri State Reti sequenzialiReti sequenziali –concetto di memoria –anelli di reazione BistabileBistabile Flip - Flop S – RFlip - Flop S – R


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