La presentazione è in caricamento. Aspetta per favore

La presentazione è in caricamento. Aspetta per favore

A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.

Presentazioni simili


Presentazione sul tema: "A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi."— Transcript della presentazione:

1 A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi del Flip-Flop D latch Riconoscitore di sequenza 2Riconoscitore di sequenza 2 Pulsanti di sicurezzaPulsanti di sicurezza Problema degli stati ponteProblema degli stati ponte Sintesi del Flip-Flop TSintesi del Flip-Flop T Reti sequenziali asincrone / sincroneReti sequenziali asincrone / sincrone

2 A.S.E.29.2 Richiami Condizioni per la realizzabilità di reti sequenzialiCondizioni per la realizzabilità di reti sequenziali Corse e aleeCorse e alee Macchine a stati finiti [FSM]Macchine a stati finiti [FSM] Macchina di MEALYMacchina di MEALY Macchina di MOOREMacchina di MOORE Sintesi del Flip-Flop S-RSintesi del Flip-Flop S-R Tecnica di sintesi delle reti sequenziali asincroneTecnica di sintesi delle reti sequenziali asincrone Sintesi del Flip – Flop S-RSintesi del Flip – Flop S-R

3 A.S.E.29.3 Riconoscitore di sequenza Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valoriDati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori 0,1 – 1,1 – 1,00,1 – 1,1 – 1,0 A B Z 1,00,00,11,11,00,01,01,1

4 A.S.E.29.4 Diagramma di flusso Variabili di stato X, Y 0,10,1 1,11,1 1,01,0 0,0 1,0 0,1 1,0 a 0,0 00 y y y y b01 y 1,1 y Z 0,0 1,0 1,1 c 0,0 11 y y y y d10 y 0,1 y

5 A.S.E.29.5 Grafo AB XY/Z 00/0 00,10, /1 11/0 01/ ,

6 A.S.E.29.6 Tabella di transizione ABXpYpXnYnZ ,0 1,0 0,1 1,0 a 0,0 00 y y y y b01 y 1,1 y Z 0,0 1,0 1,1 c 0,0 11 y y y y d10 y 0,1 y

7 A.S.E.29.7 Verifica legge normale ABXpYpXnYnZ ,0 1,0 0,1 1,0 a 0,0 00 y y y y b01 y 1,1 y Z 0,0 1,0 1,1 c 0,0 11 y y y y d10 y 0,1 y

8 A.S.E.29.8 Verifica alee essenziali ABXpYpXnYnZ PARTENZA ARRIVO 1° Cambio 2° Cambio

9 A.S.E.29.9 Tabelle Tabella di flussoTabella delle transizioniTabella di flussoTabella delle transizioni Q S0S0S1S0S00 S1S1S1S2---0 S2---S1S2S30 S3S0---S0S31 AB Q XY

10 A.S.E Minimizzazione 0,00,11,11,0 0,0 0,11-- 1, ,0--1 A,B Xp,Yp Xn0,00,11,11,00,01 0, , ,0-- A,B Xp,Yp Yn

11 A.S.E Schema A B Z T T Xn Yn

12 A.S.E Osservazione Sintesi secondo la macchina di MooreSintesi secondo la macchina di Moore R CN 1 A B Z s1s1 s2s2 s2s2 s1s1 a1a1 a2a2 a3a3 a4a4 z1z1 zmzm z m+1 zkzk CN 2 T T

13 A.S.E Flip - Flop D (specifiche) Quando il Clock è a 1 luscita segue lingressoQuando il Clock è a 1 luscita segue lingresso Quando il Clock è a 0 viene memorizzato lingressoQuando il Clock è a 0 viene memorizzato lingresso Con Ck = 1 il Flip- Flop è in TRASPARENZACon Ck = 1 il Flip- Flop è in TRASPARENZA SimboloSimbolo Ck D Q t D Q Ck

14 A.S.E Sintesi del Flip – Flop D 0Wa 0,0 Y 0,1 1,0 Y Y Q 1Wb 0,0 Y 0,1 1,1 Y Y Ck,D

15 A.S.E Tabella delle transizioni CkDWpWn Wa 0,0 Y 0,1 1,0 Y Y Q 1Wb 0,0 Y 0,1 1,1 Y Y Ck,D

16 A.S.E Sintesi della rete combinatoria CkDWpWnQ Wa 0,0 Y 0,1 1,0 Y Y Q 1Wb 0,0 Y 0,1 1,1 Y Y Ck,D

17 A.S.E Verifica legge normale SISI Non sono presenti alee essenzialiNon sono presenti alee essenziali CkDWpWnQ

18 A.S.E Individuazioni delle equazioni Costruzione delle Mappe di KarnaughCostruzione delle Mappe di Karnaugh 0,00,11,11, Ck,D Wp WnCkDWpWnQ

19 A.S.E Schema Osservazione: la rete sembra fondamentalmente diversa dal F-F D prima visto D Ck Q

20 A.S.E Confronto Dallo schema prima visto si haDallo schema prima visto si ha D Q Q Ck A B Wp = Wn Z

21 A.S.E Riconoscitore di sequenza 2 Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valoriDati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori 0,1 – 1,1 – 0,10,1 – 1,1 – 0,1 A B Z 1,00,00,11,10,10,01,01,1

22 A.S.E Diagramma di flusso Variabili di stato X, Y 0,0 1,0 0,1 1,0 a 0,0 00 y y y y b01 y 1,1 y Z 0,0 0,1 1,1 c 0,0 11 y y y y d10 y 1,0 y NO!!!!

23 A.S.E Diagramma di flusso Variabili di stato X, Y 0,0 1,0 0,1 1,0 a 0,0 000 y y y y b001 y 1,1 y Z 0,0 0,1 1,1 c 0,0 011 y y y y d111 y 1,0 y

24 A.S.E Pulsanti di sicurezza Descrizione del cicloDescrizione del ciclo Loperatore deve avere le due mani impegnate quando la macchina si avviaLoperatore deve avere le due mani impegnate quando la macchina si avvia inizialmente nessun pulsante è premutoinizialmente nessun pulsante è premuto deve essere premuto il pulsante destro (R), o Sinistro (L)deve essere premuto il pulsante destro (R), o Sinistro (L) si attende che sia premuto laltro pulsante e si da lo start (U)si attende che sia premuto laltro pulsante e si da lo start (U) quando si rilascia un pulsante si interrompe lo startquando si rilascia un pulsante si interrompe lo start per poter iniziare nuovamente il ciclo è necessari che entrambi i pulsanti siano rilasciatiper poter iniziare nuovamente il ciclo è necessari che entrambi i pulsanti siano rilasciati

25 A.S.E Diagramma di flusso L = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di stato = z, wL = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di stato = z, w 0,0 1,1 U 0,1 1,0 a 0,0 1,1 00 y y y y b 01 y y y d10 c11

26 A.S.E Tabella di transizione 0,0 1,1 U 0,1 1,0 a 0,0 1,1 00 y y y y b01 y y y d10 c11 LRZpWpZnWnU

27 A.S.E Verifica Rete Normale 0,0 1,1 U 0,1 1,0 a 0,0 1,1 00 y y y y b01 y y y d10 c11 LRZpWpZnWnU Presenta problemi

28 A.S.E Minimizzazione 0,00,11,11,0 0,0 0,11 1, ,0111 L,R Zp,Wp Zn0,00,11,11,00,011 0,1111 1,11 1,0 L,R Zp,Wp Wn

29 A.S.E Divisore per 2 Realizzare una rete tale cheRealizzare una rete tale che –se labilitazione non è attiva rimane nello stato di memoria –se labilitazione è attiva luscita si inverte quando il clock è attivo E Ck Q

30 A.S.E Tabella delle transizioni La rete presenta due stati, è sufficiente una variabile di statoLa rete presenta due stati, è sufficiente una variabile di stato ECkWpWn La rete non è realizzabile

31 A.S.E Registri Insieme Flip – Flop D positive edge triggered con Clock a comuneInsieme Flip – Flop D positive edge triggered con Clock a comune Il Clock non è più un segnale qualunque, ma un segnale globale di temporizzazioneIl Clock non è più un segnale qualunque, ma un segnale globale di temporizzazione di sincronizzazionedi sincronizzazione D Q Ck D0D0 Q0Q0 D Q Ck Q1Q1 D Q Ck Q2Q2 D Q Ck QnQn D1D1 D2D2 DnDn CK

32 A.S.E CONCLUSIONI Sintesi del riconoscitore di sequenza 1Sintesi del riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi del Flip-Flop D latch Sintesi del riconoscitore di sequenza 2Sintesi del riconoscitore di sequenza 2 Sintesi del sistema di pulsanti di sicurezzaSintesi del sistema di pulsanti di sicurezza Problema degli stati non definitiProblema degli stati non definiti Sintesi del Flip-Flop TSintesi del Flip-Flop T RegistriRegistri Reti sequenziali asincrone / sincroneReti sequenziali asincrone / sincrone


Scaricare ppt "A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi."

Presentazioni simili


Annunci Google