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PROGETTO DI UN REGISTRO AD APPROSSIMAZIONI SUCCESSIVE IN UN ASIC PER IMAGING FACOLTA DI INGEGNERIA Laurea in Ingegneria Elettronica Candidato: Alessandro.

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1 PROGETTO DI UN REGISTRO AD APPROSSIMAZIONI SUCCESSIVE IN UN ASIC PER IMAGING FACOLTA DI INGEGNERIA Laurea in Ingegneria Elettronica Candidato: Alessandro Fina Relatore: Prof. Lorenzo Colace Co-relatore: Dott. Valentino Cencelli

2 Introduzione alla medicina nucleare Cosa è un SAR Architettura CAD Elettronico Progettazione Dimensionamento Simulazione Layout Conclusioni Introduzione alla medicina nucleare Cosa è un SAR Architettura CAD Elettronico Progettazione Dimensionamento Simulazione Layout Conclusioni Sommario

3 Introduzione alla medicina nucleare Fotomoltiplicatore e-e- Matrice di cristalli scintillanti 350nm Fotone 140keV Imaging molecolare: rilevazione spaziale e temporale di radiazioni gamma.

4 Rivelatore Hamamatsu H8500: - matrice 8×8 di anodi12 stadi si amplificazione - Risposta spettrale: 300nm 650nm - area attiva 89% del dispositivo Floor planning (struttura topologica) del chip completo - Area disponibile di silicio è di 3mm×5mm Introduzione alla medicina nucleare

5 Il convertitore A/D è composto da: - Comparatore - Convertitore D/A interno (DAC) - Registro ad approssimazioni successive (SAR) Cosa è un SAR

6 Un SAR rappresenta un registro SIPO (serial input - parallel output) che viene utilizzato per la tecnica di approssimazioni successive: - Conversione di n bit in n cicli di clock implementando lalgoritmo di ricerca dicotomica

7 C. K. Yuen SPECIFICHE DI PROGETTO: - n = 10 bit - f CLK = 500MHz - Layout compatto Architettura - n+1 flip-flop di tipo JK - Due porte OR

8 Schemi elettrici Simboli Simulazioni Layout Cadence è da molti anni lo standard industriale più importante e riconosciuto in tutto il mondo. CAD Elettronico

9 t p L²/VDDtempo di propagazione DIMENSIONI SCELTE: L=0.24μm - W=0.7μm NMOS L=0.24μm - W=1.2μm PMOS L = lunghezza del canale W = larghezza del canale i D = corrente di canale t p = tempo di propagazione Dimensionamento

10 NOT Progettazione Implementazione delle porte fondamentali NOR TRASMISSION GATE NAND OR

11 Implementazione del Flip-Flop di tipo JK nCLR CLK K Q Qneg J TG I singoli Flip-Flop vengono connessi secondo il modello Yuen Progettazione

12 Verificare il corretto funzionamento del circuito NAND ING.USC. ABC ING.USC. ABC Simulazioni OR A B C A B C Time [ns]

13 ING.USC. nCLRJnKnQn+1 0XX0 100Qn Toggle - X: lingresso può essere indifferentemente 0 o 1, non influisce sulluscita - Toggle: se Qn=0 allora Qn+1=1; se Qn=1 allora Qn+1=0 Flip-Flop JK a 500MHz Simulazioni Time [ns] CLK nCLR J K Q Qneg

14 SAR a 500MHz Vengono analizzati sequenzialmente tutti i bit da MSB fino al LSB Se DATA = 1 il bit analizzato viene riportato a 0 Se DATA = 0 il bit analizzato viene lasciato ad 1 Time [ns] CLK nCLR DATA MSB Q8 Q3 Q1 Q6 Q5 Q4 Q2 Q7 LSB EOC

15 SAR DAC CONVERTITORE I/V COMPARATORE Possiamo osservare come la tensione Vth, dopo le varie comparazioni, si avvicina sempre più alla tensione Vinput. Questo dimostra il corretto funzionamento di tutto il blocco e quindi anche del SAR Convertitore Analogico/Digitale Simulazioni

16 Rappresenta la distribuzione e connessione dei transistor sul wafer di silicio Nella realizzazione di un layout bisogna: Ottimizzare le dimensioni Rispettare le regole di progettazione imposte dalla fonderia Per la verifica del layout: DRC: verifica delle regole di progettazione LVS: confronto tra schema elettrico e layout Layout

17 Flip-Flop JK SAR 10bit NAND ORTRASMISSION GATE NOT Collegando opportunamente i transistor, secondo le indicazioni dello schema elettrico, è stato possibile realizzare Layout

18 SAR 10bit

19 Apprendimento del software di progettazione Cadence Progetto e simulazione di un registro ad approssimazioni successive a 10 bit alla frequenza di 500MHz Realizzazione e verifica del layout del registro di dimensioni 285μm×30.4μm Il circuito verrà realizzato dallINFN in fonderia nei prossimi mesi Conclusioni


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