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PROGETTO DI UN FILTRO POLIFASE FIR DECIMATORE PER IMPIEGO IN UN SISTEMA MULTISTANDARD UMTS-WLAN RELATORE: Prof. Carla Vacchi CORRELATORE: Ing. Everest.

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1 PROGETTO DI UN FILTRO POLIFASE FIR DECIMATORE PER IMPIEGO IN UN SISTEMA MULTISTANDARD UMTS-WLAN RELATORE: Prof. Carla Vacchi CORRELATORE: Ing. Everest Zuffetti Tesi di Laurea di Marco Castellano

2 PROGETTO FIRB STUDIO DI UN SISTEMA MULTISTANDARD RICONFIGURABILE STUDIO DI UN SISTEMA MULTISTANDARD RICONFIGURABILE DISPOSITIVO LOW-POWER E AD AREA LIMITATA DISPOSITIVO LOW-POWER E AD AREA LIMITATA

3 CARATTERISTICHE DEL CONVERTITORE A/D La frequenza di campionamento del segnale è: F os = 40 MHz Le caratteristiche del segnale in uscita al convertitore sono: StandardLarghezza di canale Rapporto S/N in banda Fattore di sovracampionamento UMTS2.5 MHz59.5 dBOv = 8 WLAN10 MHz53.5 dBOv = 2

4 CARATTERISTICHE DEL CONVERTITORE A/D La frequenza di campionamento del segnale è: F os = 40 MHz Le caratteristiche del segnale in uscita al convertitore sono: StandardLarghezza di canale Rapporto S/N in banda Fattore di sovracampionamento UMTS2.5 MHz59.5 dBOv = 8 WLAN10 MHz53.5 dBOv = 2

5 CARATTERISTICHE DEL FILTRO Caratterizzato da banda di transizione ridotta Risposta di fase lineare in banda passante Bassa dissipazione di potenza e area ridotta Standard Fattore di decimazione Incremento S/N Incremento risoluzione UMTS8 9 dB 1.5 bit WLAN2 3 dB 0.5 bit

6 RICONFIGURABILITÀ 1° SCELTA: LIVELLO DI SISTEMA

7 SPECIFICHE FILTRO UMTS Primo stadio: D 1 =4 Secondo stadio: D 2 =2 1 = = 0.06

8 SPECIFICHE FILTRO WLAN 1 = = 0.06 D = 2

9 FASI DEL LAVORO Scelta della struttura da implementare Descrizione a livello di sistema in MATLAB TM Descrizione dellarchitettura in VHDL Sintesi dei sorgenti VHDL e valutazione prestazioni

10 FASI DEL LAVORO Scelta della struttura da implementare Descrizione a livello di sistema in MATLAB TM Descrizione dellarchitettura in VHDL Sintesi dei sorgenti VHDL e valutazione prestazioni

11 FILTRI FIR (Finite Impulse Response) Z -1 Filtri digitali come i filtri analogici sono composti da elementi di memoria, elementi aritmetici ELEMENTI DI MEMORIA OPERAZIONI ARITMETICHE h(o) DOMINIO DIGITALE DOMINIO ANALOGICO La complessità dei filtri digitali dipende dalla lunghezza delle parole su cui compio le operazioni, dal numero di singolarità introdotte e dalla frequenza di clock

12 FILTRI FIR DECIMATORI Un filtro FIR decimatore si occupa anche di sottocampionare FILTRO FIR D f in f in /D DECIMATORE

13 SCHEMA CONCETTUALE FIR DECIMATORE FORMA DIRETTA Decimare a monte della parte computazionale consente di usare strutture più lente per la logica combinatoria risparmiando in area e potenza: Tempo a disposizione per lelaborazione : D periodi di clock

14 SCHEMA CONCETTUALE FIR DECIMATORE POLIFASE Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata 2° SCELTA: LIVELLO DI STRUTTURA

15 SCHEMA CONCETTUALE FIR DECIMATORE POLIFASE Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata 2° SCELTA: LIVELLO DI STRUTTURA

16 SCHEMA CONCETTUALE FIR DECIMATORE POLIFASE Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata 2° SCELTA: LIVELLO DI STRUTTURA

17 SCHEMA CONCETTUALE FIR DECIMATORE POLIFASE Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata 2° SCELTA: LIVELLO DI STRUTTURA

18 CONFRONTO FIR DECIMATORE IN FORMA DIRETTA E POLIFASE FORMA DIRETTA POLIFASE N° Unità di ritardo sensibili a F in MD-1 N° Unità di ritardo sensibili a F in /D 0M-D+1 N° Decimatori M+1D N° Totale di elementi 2M+1M+D Risparmio massimo elementi (M>>D) ½ (50%) Risparmio massimo potenza * (M>>D 2 >>1) 1/(D+1) D = fattore di decimazione, M = ordine del filtro, *Si ipotizza un consumo pari a P per un elemento sensibile a F in e pari a D*P per un elemento sensibile a F in /D

19 MOLTIPLICAZIONI CON SHIFT E SOMME CoefficienteOperazioni sul dato 3 1 asl(dato)+ dato 7 3 asl(dato)+ ca2(dato) X asl(dato) traslazione a sinistra del dato di X posizioni conservando il segno ca2(dato) complemento a 2 del dato ESEMPIO: 520 * 3 = asl(520) = Coefficienti quantizzati su 6 bit in complemento a due: Range (-32 ÷ 31) *2 = *3= 3° SCELTA: LIVELLO CIRCUITALE

20 FASI DEL LAVORO Scelta della struttura da implementare Descrizione a livello di sistema in MATLAB TM Descrizione dellarchitettura in VHDL Sintesi dei sorgenti VHDL e valutazione prestazioni

21 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

22 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

23 DETERMINAZIONE DELLORDINE DEI FILTRI E DEI SET DI COEFFICIENTI

24 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

25 QUANTIZZAZIONE DEI COEFFICIENTI Esprimere i coefficienti con parole di lunghezza finita cambia la funzione di trasferimento del filtro VENGONO SPOSTATI GLI ZERI DEL FILTRO ESEMPIO DI COEFFICIENTE A RISOLUZIONE INFINITA: NON ANCORA QUANTIZZATO 11,4628…. QUANTIZZATO SU 5 BIT 11

26 EFFETTO DELLA QUANTIZZAZIONE DEI COEFFICIENTI SULLA RISPOSTA IN FREQUENZA Per rientrare nelle specifiche occorre: Aumentare lordine del filtro Aumentare lordine del filtro Aumentare il numero di bit su cui si quantizzano i coefficienti Aumentare il numero di bit su cui si quantizzano i coefficienti

27 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

28 OTTIMIZZAZIONE DEI COEFFICIENTI QUANTIZZATI Set di coefficienti da ottimizzare: Esempio di set di coefficienti CONTIGUO: Dei set presi in considerazione lalgoritmo presenta tra i risultati un sottoinsieme caratterizzato dai risultati migliori in modo da: Rientrare nelle specifiche Semplificare limplementazione dei moltiplicatori

29 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

30 DESCRIZIONE DEL FILTRO IMPLEMENTATO POLIFASE

31 ANALISI DI SISTEMA DETERMINAZIONE ordine dei filtri e set di coefficienti QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro OTTIMIZZAZIONE dei set di coefficienti quantizzati DESCRIZIONE Matlab del filtro implementato polifase QUANTIZZAZIONE DUSCITA

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34 RISULTATI OTTENUTI Filtro :Valore (S/N) in ingresso Fattore decimazione: Incremento S/N (dB) Valore (S/N) in uscita UMTS (Ordine 11+27) 59.8 dB dB WLAN (Ordine 27) 53.5 dB dB Valutato sul flusso simulato di dati in uscita dal convertitore Codice Matlab generico per FIR decimatori che fornisce: Descrizione comportamentale Ottimizzazione coefficienti Valutazione prestazioni ottenute

35 FASI DEL LAVORO Scelta della struttura da implementare Descrizione a livello di sistema in MATLAB TM Descrizione dellarchitettura in VHDL Sintesi dei sorgenti VHDL e valutazione prestazioni

36 DESCRIZIONE VHDL

37 UMTS1 Top – Fir Entity Datain_flow Data IN Entity Qu1 UMTS2/WLANQu2 / QWLAN Data OUT Entity Clock assign CLK STD Entity div8_clock

38 DESCRIZIONE VHDL UMTS1 Top – Fir Entity Datain_flow Data IN Entity Qu1 UMTS2/WLANQu2 / QWLAN Data OUT Entity Clock assign CLK STD Entity div8_clock

39 DESCRIZIONE VHDL UMTS1 Top – Fir Entity Datain_flow Data IN Entity Qu1 UMTS2/WLANQu2 / QWLAN Data OUT Entity Clock assign CLK STD Entity div8_clock

40 DESCRIZIONE VHDL UMTS1 Top – Fir Entity Datain_flow Data IN Entity Qu1 UMTS2/WLANQu2 / QWLAN Data OUT Entity Clock assign CLK STD Entity div8_clock

41 FASI DEL LAVORO Scelta della struttura da implementare Descrizione a livello di sistema in MATLAB TM Descrizione dellarchitettura in VHDL Sintesi dei sorgenti VHDL e valutazione prestazioni

42 RISULTATI SINTESI Versione del dispositivo ottimizzata senza moltiplicatori: TECNOLOGIA : CMOS Lunghezza minima di canale 0.13 μm 6 livelli di metallizzazione tensione di alimentazione 1.2 V Il convertitore A/D consuma una potenza di circa 6÷7 mW POLIFASE Requisiti di TIMING Consumo POTENZA (μW) (40 MHz) OK600

43 CONFRONTO SINTESI POLIFASE Requisiti di TIMING Consumo POTENZA (μW) AREA (μm 2 ) CombinatoriaNonCombinatoria (40 MHz) OK Versione con filtri implementati POLIFASE Versione con filtri implementati in FORMA DIRETTA FORMA DIRETTA Requisiti di TIMING Consumo POTENZA (μW) AREA (μm 2 ) CombinatoriaNonCombinatoria (40 MHz) OK Risparmio dAREA sequenziale -34%

44 CONFRONTO SINTESI POLIFASE Requisiti di TIMING Consumo POTENZA (μW) AREA (μm 2 ) CombinatoriaNonCombinatoria (40 MHz) OK Versione con filtri implementati POLIFASE Versione con filtri implementati in FORMA DIRETTA FORMA DIRETTA Requisiti di TIMING Consumo POTENZA (μW) AREA (μm 2 ) CombinatoriaNonCombinatoria (40 MHz) OK Risparmio POTENZA -30%

45 CONCLUSIONI FILTRO FIR POLIFASE DECIMATORE UMTS-WLAN LOW POWER ANALISI DI SISTEMA OTTIMIZZAZIONE DESCRIZIONE VHDL SINTESI: AREA (-34%) e POTENZA (-30%) RISPETTO timing layout


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