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UNIVERSITÀ DEGLI STUDI DI PAVIA FACOLTÀ DI INGEGNERIA FACOLTÀ DI INGEGNERIA DIPARTIMENTO DI ELETTRONICA Elaborato di Laurea di: Tedeschi Marika PROGETTO.

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Presentazione sul tema: "UNIVERSITÀ DEGLI STUDI DI PAVIA FACOLTÀ DI INGEGNERIA FACOLTÀ DI INGEGNERIA DIPARTIMENTO DI ELETTRONICA Elaborato di Laurea di: Tedeschi Marika PROGETTO."— Transcript della presentazione:

1 UNIVERSITÀ DEGLI STUDI DI PAVIA FACOLTÀ DI INGEGNERIA FACOLTÀ DI INGEGNERIA DIPARTIMENTO DI ELETTRONICA Elaborato di Laurea di: Tedeschi Marika PROGETTO ed OTTIMIZZAZIONE di un FILTRO FIR mediante CASCATA di CELLE BIQUADRATICHE Relatore: Prof. Carla Vacchi Correlatore: Ing. Everest Zuffetti

2 FASI del LAVORO Scelta della struttura digitale da implementare Descrizione a livello di sistema in MATLAB TM Descrizione ed ottimizzazione dellarchitettura hardware in VHDL Sintesi dei sorgenti VHDL Valutazione prestazioni ottenute

3 FASI del LAVORO Scelta della struttura digitale da implementareScelta della struttura digitale da implementare Descrizione a livello di sistema in MATLAB TM Descrizione ed ottimizzazione dellarchitettura hardware in VHDL Sintesi dei sorgenti VHDL Valutazione prestazioni ottenute

4 SPECIFICHE del FILTRO 12 bit in ingresso espressi in C 2 con SNR in = 59.8 dB Ordine 11 Risposta a fase lineare in banda passante FIR Banda di transizione pari a F s -F p = 5.58 MHz F(MHz) |H(F)| 0 F c / F p F s SNR out 66 dB

5 SCHEMA CONCETTUALE del FILTRO come BLOCCO UNICO 12 bit

6 EFFETTI della QUANTIZZAZIONE

7 CELLA BIQUADRATICA x k-1 (n) z -1 yk(n)yk(n) bk0bk0 b k1 b k2

8 CASCATA di CELLE BIQUADRATICHE x(n)x(n) H 2 (z) y 1 (n)y 2 (n) y(n) H 1 (z) H K (z)

9 FASI del LAVORO Scelta della struttura digitale da implementare Descrizione a livello di sistema in MATLAB TMDescrizione a livello di sistema in MATLAB TM Descrizione ed ottimizzazione dellarchitettura hardware in VHDL Sintesi dei sorgenti VHDL Valutazione prestazioni ottenute

10 ANALISI di SISTEMA DETERMINAZIONE del set di coefficienti QUANTIZZAZIONE dei coefficienti e analisi dei suoi effetti sulle prestazioni del filtro

11 SET di COEFFICIENTI NORMALIZZATI b b b

12 SET di COEFFICIENTI QUANTIZZATI bit 4 bit 2 bit 3 bit

13 MODIFICA dellORDINE delle CELLE 28 bit 12 bit 5 bit4 bit 2 bit 5 bit 20 bit 2 bit3 bit 24 bit 25 bit 26 bit 15 bit

14 MODIFICA dellORDINE delle CELLE 28 bit 12 bit 2 bit3 bit 5 bit 2 bit 15 bit 4 bit5 bit 17 bit 20 bit 24 bit 14 bit

15 QUANTIZZAZIONE dUSCITA E possibile ridurre il numero di bit, mantenendo SNR 66 dB? 1|0|13|-2|3 -7|15|0 1|1|1 4|7|415|8|-7 12 bit 24 bit 20 bit 17 bit 15 bit 14 bit 28 bit Divisione per una potenza di 2 Arrotondamento Saturazione

16 ALGORITMO di ARROTONDAMENTO e SATURAZIONE b[3]=1AND ((b[23]=0)OR(b[2:0]=0))? OUT:=b[23:4]+1 OUT:=b[23:4] SI SATURA positivo: OUT:=(2^17-1) ESCI SI NO OUT:=b[21:4] ESCI Stringa di bit in uscita dal 5°stadio biquadratico: b[23 : 0] NO SATURA negativo: OUT:= -(2^17) ESCI NO SI b[23:4]>(2^17-1)? b[23:4]< -(2^17)?

17 x 4 x 7 x 4 18 bit 4 bit 22 bit 23 bit 24 bit z -1 z -1 Q U A N T. 18 bit QUANTIZZAZIONE dUSCITA Esempio: 5° stadio biquadratico

18 RISULTATI MatLab

19 FASI del LAVORO Scelta della struttura digitale da implementare Descrizione a livello di sistema in MATLAB TM Descrizione ed ottimizzazione dellarchitettura hardware in VHDLDescrizione ed ottimizzazione dellarchitettura hardware in VHDL Sintesi dei sorgenti VHDL Valutazione prestazioni ottenute

20 DESCRIZIONE VHDL TESTBENCH Entity FILTER DATI IN INGRESSO DEFINIZIONE SEGNALI DI CONTROLLO MEMORIZZAZIONE SU FILE DEI DATI IN USCITA MatLab

21 PIPELINING Pipelining: si inseriscono banchi di flip flop T ck = T ff + T comb Sommatori e moltiplicatori complessi + area + potenza 25 ns

22 PIPELINING Dopo quali celle (biquadratica + quantizzatore) inserire un banco di flip flop? n-esima cella biquadratica z - 1 z Q

23 STRUTTURE DESCRITTE Filter 1°biq 2°biq3°biq4°biq5°biq6°biq ff in out Filter_2ff out 1°biq 2°biq3°biq ff 4°biq 5°biq6°biq ff in Filter_3ff out 1°biq 2°biq ff 3°biq 4°biq ff 5°biq 6°biq ff in Filter_6ff in 1°biq out ff 2°biq ff 3°biq ff 4°biq ff 5°biq ff 6°biq ff

24 z -1 z -1 + Q z -1 z -1 Q + z -1 z -1 Q + Filter Filter_2ff In T ck attraversa 6 celle biquadratiche (non aggiunge latenza) In T ck attraversa 3 celle biquadratiche (latenza = + 1 colpo di clock)

25 FASI del LAVORO Scelta della struttura digitale da implementare Descrizione a livello di sistema in MATLAB TM Descrizione ed ottimizzazione dellarchitettura hardware in VHDL Sintesi dei sorgenti VHDLSintesi dei sorgenti VHDL Valutazione prestazioni ottenuteValutazione prestazioni ottenute

26 SINTESI CODICE VHDL SCHEMA CIRCUITALE SINTETIZZATORE RISPETTO DEI VINCOLI TEMPORALI

27 RISULTATI della SINTESI INGRESSO : sequenza di campioni relativa ad un segnale casuale a piena dinamica, bianco in frequenza TECNOLOGIA : CMOS Lunghezza minima di canale 0.13 μm Tensione di alimentazione 1.2 V

28 RISULTATI della SINTESI Consumo POTENZA (μW) AREA (μm 2 ) Requisiti di TIMING STRUTTURA sintetizzata (40 MHz) OK Filter Filter_2ff Filter_3ff FilterFilter_6ff Filter_6ff P.O P.O =Power Optimization Il convertitore A/D consuma una potenza di circa 6÷7 mW

29 RISULTATI della SINTESI Confronto con un filtro analogo ma: stadio unico ripiegato Consumo POTENZA (μW) AREA (μm 2 ) Requisiti di TIMING STRUTTURA sintetizzata (40 MHz) OK Filter_6ff Filter_6ff P.O UMTS1 UMTS1 P.O P.O =Power Optimization Il convertitore A/D consuma una potenza di circa 6÷7 mW

30 CONCLUSIONI Nel presente lavoro di tesi è stato progettato un filtro FIR digitale come cascata di celle biquadratiche, primo stadio UMTS di un sistema di ricezione multistandard UMTS/WLAN Il filtro è stato descritto tramite MatLab ed in VHDL e sintetizzato in varie strutture Linserimento di pipeline ha permesso di diminuire la dissipazione di potenza e di contenere loccupazione di area Il rispetto dei vincoli di timing nella sintesi consente di ottenere il layout del dispositivo mediante procedura automatizzata

31 CONCLUSIONI Obiettivi raggiunti: Acquisizione di conoscenze sui filtri digitali (in particolare sui filtri FIR e sulle possibili strutture realizzabili) Acquisizione di familiarità con MatLab (almeno per quanto riguarda le funzioni di Filter Design) Acquisizione di familiarità con il linguaggio di descrizione hardware VHDL Primo approccio con sintetizzatori


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