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A.S.E.20.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 20 Flip-Flop R-S Master SlaveFlip-Flop R-S Master Slave Flip Flop D TrasparenteFlip Flop D Trasparente.

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1 A.S.E.20.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 20 Flip-Flop R-S Master SlaveFlip-Flop R-S Master Slave Flip Flop D TrasparenteFlip Flop D Trasparente Flip Flop D Edge TriggeredFlip Flop D Edge Triggered

2 A.S.E.20.2 Richiami Flip – Flop R-SFlip – Flop R-S Problema dell’instabilitàProblema dell’instabilità Architettura Master SlaveArchitettura Master Slave

3 A.S.E.20.3 Problema dell’instabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 0101 QQ CkA 1010 Q

4 A.S.E.20.4 Architettura MASTER - SLAVE MASTERSLAVE MASTERSLAVE R S QQ Ck M S Q QMQM QMQM Ck S RSRS

5 A.S.E.20.5 Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamenteIl clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverterNon possono essere ottenuti con un inverter Ck M Ck S Ck M Ck S no

6 A.S.E.20.6 Clock a due fasi non sovrapposte Tecnica di generazione a sogliaTecnica di generazione a soglia Ck M Ck S SHSH SLSL Ck

7 A.S.E.20.7 Sequenza di funzionamento Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Master accoppiato agli Ingressi Slave disaccoppiato dal Master Master disaccoppiato agli Ingressi Slave accoppiato al Master

8 A.S.E.20.8 Forme d’onda FF MASTER - SLAVE R S QQ Ck MS Q QMQM QMQM Ck S RSRS Ck QmQm QmQm QQ Q S R

9 A.S.E.20.9 Tabella delle transizioni R S QQ Ck MS Q QMQM QMQM Ck S RSRS CkSRQ 0XXQ 1XXQ XXQ 00Q

10 A.S.E FF S-R edge-triggered OsservazioneOsservazione –Il Flip-Flop S-R Master Slave cambia le uscite in corrispondenza del fronte in discesa del Clock –Negative EDGE-TRIGGERED SimboliSimboli S Q Ck  Q R S Q Ck  Q R S Q Ck  Q R FF S-R Cloccato FF S-R Positive Edge-Triggered FF S-R Negative Edge-Triggered

11 A.S.E Flip – Flop D Per Ck = 1Per Ck = 1 –L’uscita Q segue l’ingresso D Per Ck = 0Per Ck = 0 –L’uscita conserva lo stato precedente Tabella di veritàSchemaTabella di veritàSchema CkDQ 0xQ D Q QQ Ck

12 A.S.E Osservazioni Quando il Clock è a 1 l’uscita segue l’ingressoQuando il Clock è a 1 l’uscita segue l’ingresso In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito Ovvero il Flip- Flop è in “TRASPARENZA”Ovvero il Flip- Flop è in “TRASPARENZA” SimboloSimbolo Ck D Q t D Q Ck

13 A.S.E Flio- Flop D Edge Triggered Il dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del ClockIl dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del Clock Tabella di verita Schema Tabella di verita Schema CkDQ 0XQ 1XQ XQ D Ck S Q Ck  Q R

14 A.S.E Osservazioni Con Clock stabile l’uscita è stabileCon Clock stabile l’uscita è stabile In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito L’uscita commuta in modo “SINCRONO” con il ClockL’uscita commuta in modo “SINCRONO” con il Clock SimboloSimbolo Ck D Q t D Q Ck

15 A.S.E Tempi di Rispetto Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clockPer evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clock Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE D Q T setupT holdT propagation

16 A.S.E Generatore di clock a due fasi Un altro modo di generare il Clock a due fasi non sovrapposteUn altro modo di generare il Clock a due fasi non sovrapposte 11 22 Ck A

17 A.S.E Forme d’Onda Ck A 1111 2222 t  T 11 22 Ck A

18 A.S.E Conclusioni Flip-Flop R-S Master SlaveFlip-Flop R-S Master Slave Flip Flop D TrasparenteFlip Flop D Trasparente Flip Flop D Edge TriggeredFlip Flop D Edge Triggered


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