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Esame Orale Di Reti Logiche Esame di reti logiche Presentazione Rete Sincrona(Es1)

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Presentazione sul tema: "Esame Orale Di Reti Logiche Esame di reti logiche Presentazione Rete Sincrona(Es1)"— Transcript della presentazione:

1 Esame Orale Di Reti Logiche Esame di reti logiche Presentazione Rete Sincrona(Es1)

2 Presentazione della Rete La rete in questione presenta le seguenti peculiarità: Si tratta di un sommatore modulo 256 che dovrà appunto provvedere a sommare gli ingressi ad ogni clock Inoltre si richiede che sia segnalata la lettura di 6 caratteri significativi I caratteri significativi sono tutti escluso il numero 68 che al contrario resetterà la rete se presente in ingresso Legenda segnali: Entry=>Ingressi, Result=>Risultato, Six=> segnale 6 caratteri, R=>Reset, Ck=>Clock

3 Modulo 1:Riconoscitore Il riconoscitore è quella parte del circuito che si occupa di identificare il numero 68. Invece di utilizzare un decoder, per il progetto si è scelto di analizzare il numero 68( ) a coppie di bit. Ogni porta analizza una coppia di bit riconoscendo lanalogia con le coppie presenti nel numero 68 Ma soltanto se tutte le porte si attiveranno allora il segnale al di fuori dellAnd generale diverrà 1 segnalando appunto la presenza del 68

4 Modulo 2:Contatore Il contatore conta i caratteri significativi ogni volta che non esce un 1 dal Riconoscitore, in tal caso il conteggio viene aggiornato Al raggiungimento del 6 carattere, identificato anche qui tramite una porta, il contatore trasmette un impulso in uscita tramite una porta e si resetterà Si resetterà inoltre anche se si presenterà il numero 68

5 Modulo 3: Somma Il circuito di somma è costruito utilizzando un FA 8 bit e un Registro a FD sempre a 8 bit La comunicazione tra questi due elementi viene mediata da una catena di Mux2v1 Nel caso in cui si presenti il numero 68 il valore della somma nel registro non verrà aggiornato, anzi, verrà portato a 0 Se il clock successivo sarà accompagnato da un numero significativo la somma ripartirà appunto dal valore presente nel registro (0) + quello in ingresso I vari mux sono pilotati dal segnale del Riconoscitore in modo che dirottino laggiornamento della somma alla presenza di un eventuale 68

6 Behavioral Nella simulazione behavioral si nota come ad ogni clock la somma venga aggiornata in tempo reale Il segnale six ogni 6 clock, non essendosi presentato il 68, ci segnala che sono stati sommati 6 caratteri ritenuti significativi Da notare al ns la presenza del 68 che azzera il valore di Result Inoltre si può anche notare come poco prima fosse presente il valore 253 da sommare a 20 gia presente sui circuiti di somma. Il valore risultante non rientra nel modulo 256 infatti cioè che la rete restituisce è il resto delloperazione (Result+Entry)%256

7 Post-Route La simulazione Post-Route riporta il corretto funzionamento della rete ma è evidente come essa segnali anche la presenza di un ritardo tra la presentazione dellentrata e leffettiva uscita nei circuiti di somma Il ritardo è facilmente osservabile anche nei valori di six che prima erano perfettamente sincroni e ora appaiono leggermente sfasati Inoltre nei transienti tra un risultato e un altro appaiono piccolissimi sfasamenti del bus Result causati dai ritardi citati

8 Panoramica Behavioral Sesto carattere 68,Reset Reset e reinizio conteggio Reset Sistema


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